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本文针对IEEE802.11n标准中的LDPC码的特性,进行了译码算法的分析研究和可重构译码器的设计研究。
在译码算法方面,本文分析研究了基于置信传播的软判决译码算法,重点分析研究了基于置信传播的概率域BP译码算法、LLR BP译码算法、UMP BP-Based算法(最小和或者最大积算法)、Normalized BP-Based(NMS)算法、Offset BP—Based(OMS)算法和TDMP(Turbo-DecodingMessage-Passing)算法;同时本文还分析研究了标准消息传递(SMP)、行消息传递(RMP)、列消息传递(CMP)和行列消息传递(RCMP)四种消息传递机制。通过对上述算法译码性能的仿真结果进行分析与比较,提出了用Normalized BP-Based算法思想来优化TDMP算法以简化TDMP算法的校验节点处理,同时采用行消息传递机制,这样通过对算法中迭代步骤的调整,消除了译码迭代过程中冗余变量节点和校验节点信息的存储,从而节省了存储器的面积,而对校验节点的近似简化处理,使硬件实现复杂度大为降低而性能只是有略微的损失。
在优化的TDMP算法基础上,本文创新性地提出了一种基于ASIP(Application SpecificInstruction Set Processor)的可重构LDPC码译码器硬件结构。该结构利用IEEE802.11n标准所定义的LDPC码是由基本矩阵循环移位得到的特性,借鉴计算机微处理器中的ASIP结构,通过对IEEE802.11n标准所定义的LDPC码的校验矩阵进行分析,采用微指令来描述校验矩阵的基本信息,并结合本文提出的译码算法,使得整个译码流程可以由一段微指令程序来控制,而译码器结构却不受LDPC码的码率和码的规则性的影响,从而使LDPC码译码器可以非常灵活地实现12种模式的译码。
最后对基于ASIP结构的LDPC可重构译码器进行了实现和验证。用Verilog对译码器进行了RTL编码实现,然后在ModelSim下进行了各个模块的功能仿真和系统仿真,接着在UMC0.18μm工艺下用Synopsys Design Compiler进行了逻辑综合,同时还在FPGA上进行了时序验证,然后在Astro上进行了物理实现。综合后的芯片面积为3.94mm2,功耗为326.4943mW.最高工作频率达133MHz。与其他文献相比,本文提出ASIP结构在译码的灵活性和可重构方面都优于ASIC和DSP结构。