随着信息技术的飞速发展，嵌入式微处理器以其高性能、低功耗、便携式的优点，越来越广泛的应用于各种电子设备中。其中RISC(Reduced Instruction Set Computer)即缩减指令集合计算机，作为计算机设计策略的一种类型已越来越多地应用于计算机的体系设计中。论文在对嵌入式微处理器通用结构研究的基础上，参考MIPS32指令系统，实现了微处理器的基本结构。本课题所设计的微处理器共包括两部分：整数单元和浮点单元。整数单元采用五级流水线结构分别为指令提取(Instruction Fetch)级、指令译码(Instruction Decode)级、指令执行(Execution)级、存储器访问(Memory access)级、写回(Write Back)级。论文详细阐述了流水线设计过程，对流水线的结构相关，控制相关和数据相关问题进行分析并提出了解决方法。传统的微处理器的运算单元对于浮点数规格化问题是由软件部分来完成，硬件部分只实现规格化数据的计算。因本课题意在实现微处理器的基本结构，并未涉及到编译器，因此在对微处理器的浮点处理单元的规格化算法进行深入分析的基础上提出了用硬件实现浮点单元规格化的方法。在浮点单元中实现了浮点的加、减、乘三种运算。根据浮点单元承担的任务及延迟信息，采用三级流线实现：前规格化级(Pre-normalization Stage)、计算级(Calculation Stage)、后规格化级(Post-normalization Stage)，每一级的工作量和延迟近似相等。 本课题所设计的微处理器的整数单元和浮点单元均采用硬件描述语言VHDL进行建模，为降低芯片面积，将资源共享这一EDA工具的综合优化方法应用于设计中，并在现有条件下进行了简单的FPGA验证，考虑到今后的ASIC设计，本文给出了基于FPGA和基于ASIC的两种综合网表。