乘法器是数字信号处理器中不可或缺的重要运算单元,是完成高性能实时数字信号处理和图像处理的关键所在。因此高性能乘法器的设计和实现对提高处理器的各项性能指标是非常必要的，关于提高乘法器性能的研究也一直是国内外关注的热点话题。乘法器运算包括部分积的产生、部分积的压缩和最终积的产生三个关键模块。通过对这三个模块的算法和结构进行深入的分析研究，本文设计了一种基于冗余二进制（RedundantBinary,RB）的54位×54位乘法器。在部分积产生模块，通过对Booth算法及相关算法的研究，采用2阶Booth算法编解码结构使部分积的数目减少一半。由于冗余二进制加法器（RedundantBinary Adder,RBA）进位无关的特性和规整的结构及互连，在部分积压缩阶段以冗余二进制数的形式对部分积进行压缩。最后通过冗余二进制-二进制(Normal Binary,NB)转换器将冗余二进制积转换为二进制积。由于二进制加法器中的所有结构都可以用于构成RB–NB转换器，因此在分析传统并行前缀加法器结构的基础上，本文介绍了一种高性能的并行前缀/进位选择结构。最终的RB–NB转换器采用Sklansky并行前缀结构和进位选择结构的混合结构，并对Sklansky结构进行了优化，有效地解决了其扇出增大引起的延时增加的问题。同时在进位选择结构中使用了适用于RB-NB转换器的“加1”电路以减少面积。论文完成了冗余二进制乘法器从整体结构设计、算法研究到可综合的代码编写、仿真综合等一系列工作。所有的设计均使用Verilog进行实现，并在Synopsys公司的综合工具DesignCompiler上综合得到相关数据。综合数据表明，本文设计的冗余二进制乘法器可以快速正确地完成乘法运算，符合预期的目标。文章的最后使用Astro在版图上对该冗余二进制乘法器进行了实现。