在当前新一代数字化通信和雷达系统中,高速高性能直接数字频率合成器(DDS)是一个关键的构建单元,并且随着数字化、信息化的持续发展,其重要性和应用将更加普遍和深入,对DDS工作频率和性能的要求也将不断提高。实现一个集成了高速D/A转换器(DAC)的高速高性能DDS芯片涉及到系统结构设计、数字算法设计与实现、高速模拟电路设计、混合信号仿真和物理实现等一系列关键技术。本论文以这些关键技术为研究课题,重点研究了DDS的系统结构与数字辅助预失真设计技术、高效相幅转换CORDIC算法与低功耗实现技术、高速电流舵DAC设计技术等等,在0.18μm CMOS工艺上实现了一款工作频率2.5GHz的高性能单片DDS芯片,通过实测验证了研究成果的有效性和实用性。主要研究内容如下:1、提出了一款基于0.18μm CMOS工艺、工作频率为2.5GHz的DDS芯片系统结构和功能的实现方案。针对DDS输出信号中时钟混频谐波较高的现象,提出了在数字域进行辅助预失真校准的解决方案。通过分析得到了校准信号幅度和相位量化位宽影响的数学表达式与matlab仿真结果,同时也给出了预失真校准功能的电路级实现方案,在测试阶段总结出一套具有较强实用性的辅助预失真校准操作流程,测试结果显示开启辅助预失真功能最多可以抵消7根谐波,宽带SFDR参数平均可以提高20dB左右,显著改善了DDS芯片的输出频谱质量。2、提出了一款改进型相幅转换CORDIC算法并应用于本论文DDS芯片中,该算法基于excess-four算法(ISSCC2011会议上提出的算法)进行了改进,主要优化了excess-four算法中旋转单元的结构以及将算法中某些查表运算改为乘法运算来降低总体硬件消耗。仿真和实测结果均显示本论文的改进型CORDIC算法在SFDR参数略有提升的前提下,功耗和芯片面积均小于参考的excess-four算法给出的实测结果,功耗优值低至0.0432mW/MHz,是国际上已发表的相幅转换算法文献中功耗优值最低的几款算法之一。在高速实现方面,采用8路并行结构实现了2.5GHz等效工作频率,在相位累加器单元采用8路线性内插的结构,用线性内插代替了部分累加运算,减少了相位累加器单元的功耗。3、设计了DDS芯片中的14位2.5GHz PMOS电流舵DAC单元和高速8选1MUX单元。在DAC电流源阵列设计方面,提出了一款电流源阵列偏置电路,使得电流源级PMOS管能在任意PVT corner下保持较大的输出阻抗,从而达到改善电流舵DAC输出高频端SFDR性能的目的。设计了合理的时序提高了高速8选1MUX电路工作的可靠性。该DAC单元和MUX单元内置在DDS芯片中,实测结果显示在2.5GHz的时钟频率下工作正常,DAC输出信号在1GHz内SFDR>40dB,与没有采用“模拟重采样”结构(指未采用“四开关”或者“回零”之类的结构)的GHz级电流舵DAC相比,本论文的DAC在输出高频端的SFDR与国际上一些采用65nm CMOS或者GaAs工艺的DAC在高频端的SFDR性能相当。本论文DAC也是国际上已发表文献中采用0.18μm CMOS工艺工作频率最高的几款DAC设计之一。4、提出了一种基于分集技术的多芯片同步解决方案,该方案在发送端发送两路相互备份的同步信号,在接收端采用一定的搜索算法找出最佳接收时钟来接收同步信号,并利用接收到的同步信号产生内部备份同步信号。接收端还设计有监控电路来对外部输入的两路同步信号进行实时监控,当其中某一路出现接收错误时芯片内部会通过开关无缝的切换到另一路,当两路同步信号都出现接收错误则切换到内部备份同步信号,同时发送一个错误指示信号通知用户两路同步信号都出现了接收错误。该方案的设计思想借鉴了无线通信中的分集技术,具有较高的可靠性,在同步信号受到周期性干扰或者中途断线这两种情况时都不会打断系统的正常工作状态。