许多集成电路中都需要时钟信号,如本文设计的为时间-数字转换器所提供的多相位时钟信号。而对于高精度多相位时钟电路来说,一个小的抖动就有可能造成相位之间的混乱,进而扰乱后续电路的时序,因此对时钟信号质量的要求也更加严格。锁相环为时钟电路提供本振时钟信号,所以一个高杂散性能、高噪声性能的锁相环不可或缺。本文设计的亚采样锁相环,可以避免电荷泵锁相环中因电流失配等非理想因素而造成杂散性能的降低,并且因为环路锁定时,只有核心环路工作,核心环路中不存在分频器,因此电荷泵主导的带内噪声不会被放大分频比的平方倍。通过采用虚拟采样器保证了压控振荡器的电容负载恒定,降低了锁相环锁定时的控制电压纹波,使得压控振荡器的输出频率稳定,从而降低了亚采样锁相环的参考杂散;由于亚采样锁相环本身具有低带内噪声特性,因此可以选择大环路带宽来抑制压控振荡器所主导的带外噪声,同时大的环路带宽也能够加速锁相环的锁定时间;改进的可调窄死区发生器能够调节死区时间,通过减小死区时间可以使亚采样锁相环的锁定时间加快。本文主要内容包括:1、阐述了锁相环具体的研究背景和国内外发展情况,介绍了锁相环的理论,并且详细分析了电荷泵锁相环的每个模块单元及它们的线性模型,随后研究了电荷泵锁相环的噪声模型,并分析了其环路特性。2、分析了亚采样锁相环的整体架构和工作原理,对亚采样锁相环的杂散性能以及噪声模型进行了详细的分析,推导了每个模块单元的线性函数从而得到了亚采样锁相环的传输函数,按照设计指标,初步算出了亚采样锁相环的环路参数,之后利用MATLAB程序对亚采样锁相环进行了稳定性分析。3、基于110 nm CMOS工艺,根据设计指标设计了亚采样锁相环和多相位时钟发生电路。首先设计了亚采样锁相环核心环路和锁频环路的相关模块电路,详细阐述了各模块电路的具体设计思路和过程,从而完成低噪声低杂散亚采样锁相环的设计,之后对其进行了仿真分析,通过一系列技术优化了亚采样锁相环的锁定时间和杂散性能。通过注入锁定的原理,实现了8通道16相位时钟信号的输出,从而完成了整个时钟发生电路的设计,并对其进行了仿真分析。4、讲述了模拟版图设计的一些规则以及要点,分析了亚采样锁相环各模块版图的布局问题,通过合理布局布线,完成了亚采样锁相环及时钟发生电路的版图设计,之后进行了后仿真分析。本设计采用110 nm CMOS工艺,供电电压为1.2 V,仿真结果表明,环振的调谐增益为1.06 GHz/V,输出频率在541～966 MHz范围内,其相位噪声是103.5dBc/Hz@1 MHz。亚采样锁相环能够在2.84μs时锁定,参考杂散为-71.25 d Bc,带内相位噪声为-115.2 dBc/Hz@200 kHz,功耗为13.2 mW,面积约为1.2 mm×0.3mm。时钟发生电路能够输出8通道16相位时钟信号,相邻时钟间隔为104 ps,整体时钟电路相邻时钟的输出间隔最大偏差小于1%,总功耗为96 mW。