物理设计是集成电路设计流程中的重要环节,是将前端提供的停留在逻辑层面的RTL代码转化成可以流片的物理版图的过程,它包括综合、布局布线、时钟树综合、物理验证等设计环节。一个优秀的物理设计不仅关系到生产出来的芯片的功能是否正确,还将严重影响芯片的各项性能参数以及生产成本的高低。随着集成电路技术的飞速发展,系统的复杂程度也越来越高,芯片的规模也越来越大,导致后端设计者将面临更大的挑战。本文针对FFT芯片面积非常大的特点,在讨论研究传统物理设计方法的基础上,总结出了一套针对大面积ASIC的,时序收敛、功耗低、可制造性高的设计流程。首先,进行综合前的数据准备,主要是使用Memory Compile生成存储器的各种文件,这个过程需要与后面的设计流程配合,不断迭代,调整存储器的宽高比、电源线宽度等,最终确定一套比较合理的参数设置;其次,使用Design Compile进行物理综合,为了给后续的时序收敛降低难度,此处通过适当的收紧约束来增加时序余量,最终通过合理的约束得到一个结构合理、余量充足的门级网标;然后,使用IC Compile进行布图规划、布局、时钟树综合、布线等设计,从各个影响性能参数的方面进行分析优化:包括调整IO和宏单元的位置、电源网络规划、时钟树综合和布线时进行串扰分析并调整插入的缓冲器的大小、布线采用Zroute引擎等;最后,进行可制造性设计的分析:主要是通过“向上跳线法”进行天线效应的修正;标准单元filler的插入;金属密度的填充,并对版图做DRC、LVS、天线效应等物理验证,最终得到一个时序收敛、面积和功耗达标的高性能版图。通过本文介绍的流程,最终FFT设计采用SMIC 0.18um 1P6M工艺,工作频率为100MHz,芯片功耗420mW,面积9528um x 9528um。该设计通过了静态时序分析、DRC和LVS的物理验证、后仿真等测试验证环节,并且已经提交流片。