随着无线通信系统的迅猛发展,它已经成为了现代人们生活中重要的一部分,并且我们有理由相信,随着技术的发展,它将对人们的生活产生更大的影响。作为无线通信系统中的本振信号的产生单元,频率综合器是一个非常重要的电路模块。由于无线通信系统往往会对本振信号有着比较严格的要求,因此射频频率综合器的设计一直是一个热门的研究课题。随着CMOS工艺技术的发展,器件尺寸不断减小,传统的模拟电路设计过程中遇到了更多的问题和挑战,例如低电源电压、器件失配以及器件漏电等。但是数字电路的设计不仅不会受到这些因素的影响,反而能够在先进工艺下实现更快的速度和更低的功耗。因此,采用数字电路的方式实现传统的模拟电路模块成为一个研究热点,频率综合器也不例外。本论文介绍了一个全数字频率综合器的研究和设计过程。首先,本文对全数字频率综合器系统进行了设计、分析和建模。对于无线通信系统中的频率综合器而言,输出相位噪声是一个非常重要的指标,也是系统仿真的一个重点。在文中,分别介绍了利用频域和时域两种模型对系统相位噪声进行建模仿真的方法。随后,本文对系统中各个电路模块的设计过程进行了介绍。在全数字频率综合器中,有两个常见的问题。第一个问题是整数比效应,指的是当系统输出频率正好是参考信号频率的整数倍时,带内噪声可能出现恶化的现象。为了解决这个问题,设计中利用特殊的时间数据转换器结构实现了一个无杂散的时间数据转换。另一个问题就是亚稳态效应的问题,指的是CMOS器件的亚稳态效应对系统鉴相模块带来的影响。为了解决这个问题,设计了一个消除亚稳态效应的鉴相模块结构。最后,电路采用TSMC65nm CMOS工艺流片实现,芯片Core的面积为0.385mm2。系统能够达到的输出范围为8.95-11GHz,相比于10GHz的中心频率,达到了20%的覆盖范围。在50MHz的参考频率之下,当输入频率控制字为200时,测试得到的10GHz输出信号在100KHz频偏处的相位噪声为-89.4dBc/Hz,在1MHz频偏处的相位噪声为-106.4dBc/Hz。系统的带宽大约为500KHz,锁定时间在8.5μs左右。在1V的电源电压下,整个系统的功耗为15.74mW。