模数转换器（ADC）和数模转换器（DAC）在信号转换的过程中，有不可替代的地位。随着超宽带技术（UWB）的提出，数据的传输速度越来越快，对于转换器速度要求也就越来越高，速度需要达到1GHz以上。而现在转换器的精度和速度在设计人员的努力下，只有有限的提升空间。为了满足更高速度的要求，出现了一种新的转换器结构，即时间交织模数转换器（TIADC）。本论文设计的是6位2GSps两通道的时间交织ADC，其时钟信号采样频率为2GHz，电源电压为1.8V。分别设计了6位1GSps的Flash ADC，基准电路、多路选择器、采样时钟失配的校正电路和比较器失调的校正电路等。对时间交织模数转换器存在的失配进行了分析，设计了时钟失配的校正电路。采用的是基于零点穿越的概率统计来提取出采样时刻的误差，用数字校正算法将误差处理，然后控制延迟单元，调整采样时钟的相位信息，将误差减小到最小，提高转换器的性能。针对于比较器的失调，采用数字逻辑控制电流修整的技术，来减小比较器的失调，属于前台校正的方案。经过仿真，测得时间交织模数转换器静态性能的积分非线性为0.65LSB，微分非线性为0.44LSB。加入100ps的时钟失配量，当输入信号的频率为100MHz的时候，信噪比为32.1dB，采样时钟的失配对转换器动态性能没有影响。当输入信号500MHz时，采用时钟失配的校正，能够将转换器的信噪比提高1.12dB。进行了数字电路和模拟电路版图的设计。对整体版图进行了DRC、LVS和寄生参数的提取，进行了后仿真。积分非线性为0.9LSB，微分非线性0.76LSB，输入信号为16.6MHz，动态范围为39.1dB。其后仿结果与前仿一致，基本满足了设计的需求。