当前，随着深亚微米技术的发展，嵌入式SRAM将更多的应用于SOC系统中，并且在整个SOC中占据更多的面积。由于嵌入式SRAM的内嵌性，它的管脚并没有引到外部引脚上，并且由于外部测试会由于测试环境的复杂，很难做到全速测试，因此使用存储器内建自测试(memoryBIST)系统进行可靠性分析显得尤为重要。　　 作为本论文研究内容的存储器内建自测试(memoryBIST)芯片设计，不仅可以作为IP核，嵌入到SRAM中实现内部全速自动测试，而且可以单独流片，独立成为专门测试SRAM的测试芯片。本论文所设计研究的内容对当前和今后存储器有效和高速测试的发展都有着非常大的实际应用价值和广泛的市场前景。　　 本论文完成了存储器内建自测试(memoryBIST)芯片的ASIC设计与实现，该芯片是针对4颗不同容量的双端口SRAM测试芯片的设计，同时支持MarchC+，March D2PF两种主流存储器测试算法，同时将March算法扩展为字定向算法，在保证测试的故障覆盖率的同时，提高了测试效率，节约了测试的时间成本；在时序方面采用了并行处理的PipeLine结构，理论分析表明这种结构在减少测试时间方面是有效的，实现了全速测试；支持在高速内部测试的同时将内部的错误地址和错误数据信息以慢速向外输出，有效降低了高速测试条件下芯片的调试难度。