在今天的超大规模集成电路设计中,降低功耗正在变得日益重要。与此同时,随着近些年移动计算和嵌入式系统的流行,有许多能够容忍计算误差的应用,如多媒体、信号处理和数据挖掘,已经被使用地越来越广泛。在这样的背景下,人们提出了一种非传统的设计范式——近似计算,用来为那些容错应用设计高能效数字系统。近似计算采用的设计方法利用了那些应用可以容忍部分计算精度损失的事实。它的有效性已经在算法、体系结构、逻辑和晶体管这些层面上都得到了验证。然而,作为一种新兴的设计范式,近似计算仍然处于发展的初期阶段。为了将近似计算推向主流,仍然有许多问题需要解决。其中一个问题便是对精确度的建模和分析。它能够帮助用户判断一个近似设计是否符合他们的要求,或者为特定的应用从多个可用的设计中选择最合适的实现。容错应用通常是计算密集型的。对容错应用来说,加法运算是最关键的组成部分,因为加法是实现其它复杂运算,如乘法和除法的基础。因此,人们已经设计出许多不同的近似加法器。为了比较这些近似加法器的性能,一个系统、准确而有效的方法不可或缺。为了推动近似计算被用户采用,除了分析近似电路,另一个主要的任务是设计近似电路。设计近似电路的想法是在电路中故意引入一定量合理的错误,以达到用精确度换取电路面积、延时和/或功耗方面性能提高的目的。在这方面,许多开创性的工作致力于基本算术单元,如加法器和乘法器的手动设计。后来,人们提出近似逻辑综合（简称ALS）的方法,为指定的布尔函数自动综合出符合给定误差限制的近似电路。这种方法相比手动设计能够探索更大的设计空间,并能够被应用在一般性的电路上,因此更有希望。然而,对于近似逻辑综合的研究仍然处于初始阶段,需要有更多的工作来推动近似逻辑综合的进一步发展。为了解决上面提到的这些问题,本论文主要关注一类流行的近似加法器的错误建模以及两种主流集成电路的近似逻辑综合。本论文会展示三个具体的研究工作。在第一个工作中,我们提出一种有效的方法来得到一类拥有良好性能的、被称作“基于模块的近似加法器”的错误统计。与最先进的方法相比,我们的方法在CPU运行时间方面有非常大的优势,并且可扩展性更好。这在实际的应用当中非常关键。在第二个工作中,我们主要研究在错误率和错误幅值限制下的定制集成电路（ASICs）的近似逻辑综合。在第三个工作中,我们主要研究在错误率限制下的可编程逻辑阵列电路（FPGAs）的近似逻辑综合。由于FPGA和ASIC的结构不同,其基本组成单元也不同,因此,我们提出用不同的近似方法来分别综合ASIC类型和FPGA类型的近似电路。实验表明,与最先进的方法相比,这两个工作提出的算法能够以相当或更少的CPU运行时间综合出面积更小的近似电路。