绝缘体上硅器件(SOI)具有结电容小、抗辐射性能好、优良的亚阈区特性、消除了闩锁效应、适于低压低功耗工作等优点，而被称为“二十一世纪的硅集成电路技术”。本文在简要介绍SOI技术及其制造方法的基础上，讨论了缩小到亚100nm的CMOS器件所面临的挑战，如量子效应限制、杂质随机分布的限制、各种泄漏电流的增加、载流子迁移率的退化、源漏串联电阻的增加等等。然后，介绍了为克服上述种种限制而出现的新的器件结构，及其设计灵活性和友好性。最后，采用器件模拟软件MEDICI，讨论了器件尺寸缩小对器件各种性能的影响，如阈值电压、亚阈区斜率、开启／关断电流等等。仿真结果表明，栅长不变的情况下，埋氧层厚度较大时，其对器件性能的影响不大，但是当埋氧层厚减小到40nm以下时，阈值电压、亚阈区斜率、开启／关断电流等性能随着埋氧层厚度的减小变化的幅度增加。这说明，埋氧层厚度减小后，前后栅的耦合效应增加。另一方面，增加沟道掺杂浓度、减小硅膜厚度等，也会使器件性能得到改善。这说明，随着硅膜厚度的减小，器件内部的碰撞离化效应增加。最后，在仿真结果的基础上，对器件的结构进行了优化，给出了可行硅膜厚度和可行沟道掺杂浓度之间的设计容区。只要沟道掺杂浓度和硅膜厚度处于设计容区中，就可以得到较好的器件性能。