【摘 要】
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随着5G新无线电接入技术(New Radio Access, NR)的不断发展，人们对大容量、低延时、高可靠、高速度、低功耗通信的需求更加迫切。在数字通信系统中，信道编码是5GNR的关键技术之一，而海量的信息数据传输对5G信道编码提出了更高的要求。低密度奇偶校验(Low Density Parity Check， LDPC)码作为5GNR的信道编码中数据信道的长短编码方案，将继续发挥不可或缺的作用
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随着5G新无线电接入技术(New Radio Access, NR)的不断发展，人们对大容量、低延时、高可靠、高速度、低功耗通信的需求更加迫切。在数字通信系统中，信道编码是5GNR的关键技术之一，而海量的信息数据传输对5G信道编码提出了更高的要求。低密度奇偶校验(Low Density Parity Check， LDPC)码作为5GNR的信道编码中数据信道的长短编码方案，将继续发挥不可或缺的作用。本文主要对LDPC码的编译码算法以及编译码技术的硬件实现开展研究。
论文提出了基于模型驱动的深度神经网络归一化最小和译码算法(Neural Normalized Min Sum，NNMS)，结合模型驱动深度学习方法与传统的NMS译码器的优点，将校验节点消息处理与变量节点消息处理之间的迭代译码过程展开为前向传播网络，仿真结果表明相比传统的译码算法误码率性能提升了1.5dB。考虑到NNMS以大量的乘法器为代价来提高误码率性能，提出了共享神经元归一化最小和(Shared Neural Normalized Min Sum, SNNMS)的改进译码方法，以共享神经元的方法来减少修正因子的数量，在最终没有增加太多计算复杂度的同时，提高了误码率的性能，相比NNMS误码率性能提升了0.4dB。
考虑LDPC编译码技术的硬件可实现性，本文设计了更适合硬件实现的Efficient算法和归一化最小和算法，在FPGA平台设计实现了LDPC编译码器。搭建了完整的LDPC编译码通信系统，完成了收发联调、功能仿真和板级验证。
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