该文的第一个贡献是对时序电路的分析提出了有效方法.一个时钟规划必须使得由电路的拓扑结构和门、连线、存储单元引起的信号延迟满足设计的时钟限制.该文中,时序电路分析算法首先解决了时钟规划是否存在错误的问题.然后,作者提出了解决在不改变电路拓掉结构的情况下,改进电路性能的方法.由文献可知,通过改变外部时钟信号,以及通过在电平敏感存储元件之间"借时间"的方法,可以更自由地改善电路性能.该文结合再综合问题对此方法也进行了讨论.该文另一个主要关注的焦点是通过改变电路结构以改善电路的性能.就此问题,该文提出了反复使用组合电路优化算法来进行时序电路优化的方法.作者提出了使用最小"扰动"这个新的想法来得到时钟限制的表达形式.并用此方法改进了多相时钟流水线电路再综合的计算问题.该文一个主要创新是讨论了短径的问题.因为如果在一对存储元件中电路的最短路径延迟的差别过大,短路径有可能会造成锁存数据的错误.此问题的研究目前还基本是空白.通过对短路径延迟特性的分析,该文对这个问题进行了深入的研究,并且得到了基于有效延迟插入的解.