可逆逻辑设计是可逆逻辑研究的重要内容,在低功耗电路设计、量子线路设计等领域中起着重要的作用。由于可逆逻辑电路没有信息位的损失,避免了因此带来的能量损耗。近几年来,随着可逆逻辑研究的深入,可逆逻辑设计成为研究的一个热点。已有的方法主要优化目标是降低品质代价,这些品质代价主要包括逻辑门数、量子代价、线数以及综合方法所消耗的运行时间等。时延作为评价可逆逻辑电路设计效果重要因素却很少被考虑。在实际电路中,由于电路传输延迟的不同而产生的毛刺很有可能增加电路的功耗。降低电路的时延不仅有利于改善电路的性能,降低电路的功耗,而且也可为可逆网络的综合方法找到了新的途径。但因可逆逻辑设计特殊的约束以及可逆线路处理中独特的技术要求和限制,使得这一问题的研究面临一定的挑战。本文主要针对可逆线路的时延问题展开研究,主要贡献表现在以下几个方面：1)构建了可逆网络的时延模型。基于该模型提出了可逆网络时延的估算算法,利用该算法可计算出由几种不同综合优化方法所得可逆网络的时延,通过benchmark例题从时延的层面对比分析了这几种可逆逻辑综合方法的性能。给出了量子代价和时延之间没有直接关系的结论。2)为降低可逆网络的时延,提出了基于可逆网络中子序列的移动和时延优化规则的可逆网络时延优化算法。该算法双向扫描可逆网络,当有符合时延优化规则的情况时做相应的优化,得到时延最优网络。对国际认可的所有三变量可逆函数及部分具有代表性的Benchmark例题进行验证结果表明,该算法能有效地减少可逆网络的时延,降低可逆网络的量子代价。3)为了更好地分析时延在实际应用中对可逆逻辑设计的影响,给出了一种考虑了时延因素的基于可逆门的BCD码同步／异步十进制计数器设计方案。为了降低线路时延,选择使用了时延及量子代价相对较小的模块,并从时延、量子代价和可逆门数等层面对设计方案做了性能对比分析。