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随着集成电路特征尺寸的减小，全局总线线长增加、时钟频率增大和线间距缩小等因素使得总线性能不断恶化。深亚微米工艺下，耦合电容已经接近或超过对地电容使得总线能量不断增加，总线功耗已经占据芯片总功耗的20%-30%，成为制约芯片性能的关键因素。总线编码是一种算法级优化方法，不受工艺和电气参数的影响，因此在低功耗、串扰抑制和检错纠错领域有着广泛的应用。总线编码在提升总线性能方面有比传统方法无可比拟的优势。论文基于时空总线编码方法提出了一种新型低功耗并且抑制串扰发生的总线编码算法。新算法首先将总线分成若干组以降低恶性串扰发生的可能性，然后对每组子总线分别进行编码。编码时通过将输入数据的奇数位和偶数位取反，将三种数据分别与总线数据判断是否存在恶性串扰，选择无恶性串扰的数据类型发送到总线上；对于一定存在恶性串扰的情况，在时钟的下降沿发送屏蔽字消除恶性串扰后再发送有效数据。为了指示解码器正确解码，编码器向总线发送有效数据的同时，通过冗余线发送所选数据的类型。MATLAB仿真结果表明，对于32位随机数据，本算法能够降低大约24.9%的总线功耗，而恶性串扰发生几率由88.13%降低到11%。此外，为了分析编解码器系统的功耗，由PrimePower计算门级编码器、解码器和总线工作时的功耗。结果显示，180nm工艺下，总线线长约9.6mm时，与未编码总线系统相比，新编码算法能够节省大约15.34%的系统功耗，并且随着总线线长的增加和特征尺寸的减小效果更加明显。为了研究新算法在降低功耗和抑制串扰方面的实际效果，论文在传统验证方法的基础上，设计了基于Xilinx公司XC3S250E芯片的实验板，分析了新编码算法在FPGA上运行时的结果。实验表明，使用总线编码能够降低总线系统的功耗，减低串扰引起的传输延迟，同时可以改善波形，因此该算法可以实现总线低功耗和抗串扰的目的。