深亚微米工艺和基于IP核复用的设计方法使得集成电路的规模迅速增大，对集成电路测试带来了很大挑战，大大增加了测试难度和成本。仅依靠自动测试设备（ATE）已不能满足大规模集成电路测试的要求，越来越多的芯片内嵌内建自测试（BIST）电路。本文主要研究了系统芯片（SoC）BIST设计方法，重点研究了数字逻辑和模数转换电路（ADC）的BIST设计方法。　　 数字逻辑在SoC芯片中占据较大比例，测试时间和测试功耗成为逻辑BIST（LBIST）设计的关键考虑因素。为了缩短LBIST测试时间，本文提出受控线性反馈移位寄存器（LFSR）的BIST结构并给出了“控制码”生成算法，在测试过程中依靠“控制码”控制LFSR行为，跳过无效测试向量生成有效测试向量序列，从而大大减少了加载测试向量的数目，缩短了测试时间。低功耗LBIST设计从分析测试矢量的测试效率入手，提出采用模拟退火算法解决测试矢量的优化分组问题，最后给出基于分组结果选择性加载测试激励的硬件实现方案，测试矢量“过滤”技术和LFSR重置（Reseeding）技术等。针对待测电路的测试激励、LFSR结构和测试功耗有很大关联度，本文还对LFSR结构和测试峰值功耗的关系进行了研究，发现特征多项式与峰值功耗的相关程度很小，而LFSR种子与峰值功耗的相关程度较大，最后给出了面向功耗优化的种子选取算法。　　 SoC中模拟电路的测试成本占测试总成本的比重较大，特别是模拟电路中的模数转换器（ADC）待测参数多，测试算法复杂，已成为SoC芯片测试的难点。本文首先阐述了ADC的故障模型、常用测试算法以及内建自测试结构，在分析其优劣的基础上提出了低成本的ADC测试算法和内建自测试方案，实验结果表明，ADC电路的BIST设计具有测试时间短、测试精度高、占用芯片面积小和易于片上集成等优点。　　 论文最后对研究成果进行了总结，并指出将来有待于进一步研究的问题。