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最近几十年来,半导体技术一直是遵循着摩尔定律的发展规律前进,新的工艺带来了芯片性能、面积和功耗等其他优势,促进着半导体行业和信息产业的不断发展。然而随着工艺尺寸不断减小,同时也带来了集成度、互联延时、串扰噪声、工艺偏差、电压降等各种问题,特别是40nm及以下的新工艺技术,成品率的提升成为新工艺量产最为棘手的问题,甚至是一代新工艺开发能否最终实现量产而最难以逾越的技术门槛。本文即是针对华力40nm新工艺量产化过程中出现的PMOS漏电流缺陷,重点研究了PMOS器件的漏电流缺陷机理及其良率提升的优化方案。在先进半导体制造工艺线上,影响产品良率的缺陷有很多,其中99%以上的缺陷都产生在工艺流程制造的表面部分,可以通过电子扫描显微镜等直接观察再通过工艺改进排除这些缺陷,然后有一小部分缺陷产生在工艺制造过程中或者说是看不见的缺陷。在40nmCMOS(Complementary Metal Oxide Semiconductor)工艺中的接触孔化学机械抛光研磨工序后的电子束(E-Beam)电性检测中会发现一些看不见的PMOS漏电流缺陷,导致芯片数据记忆力保存失效等问题,这使得良率提升和缺陷分析更加困难。本论文以此缺陷失效为研究样品,首先从良率检测过程中,发现了“数据保存1失效”,以此为出发点,系统分析研究导致此失效的缺陷和失效机理,经过2D系统测试,发现此是器件性能失效,进一步通过先进的E-beam电压对比方法检测,找到失效的主要原因为是PMOS漏电流缺陷,并发现PMOS漏电流缺陷主要发生在NP SD(N+source/drain)光刻区域,经过仔细分析发现缺陷的产生主要是由于:1)NP光阻线宽尺寸;2)NP光刻发生位移。根据缺陷的成因本论文提出了以下3个工艺改进和优化建议:1)全局增加NP掩膜版图形线宽;2)NP光刻掩膜版局部增加线宽;3)NP光刻掩膜版局部增加线宽+光刻胶硬化,以此来降低PMOS漏电流,经工艺流片试验验证,上述三个工艺优化过程可以极大地降低PMOS漏电流以及PMOS漏电流缺陷数量,缺陷数量从35545颗单位晶圆降低到55颗单位晶圆,并且快速地解决了由此缺陷产生的产品良率问题,直接减少良率损失22%,同时也显示出VC(Voltage Contrast)电压对比检测手段在芯片制造生产线上直接进行缺陷检测分析在时间方面具有巨大的优势。