随着数字时代的发展,数字化信息对信息安全提出了巨大的挑战。加密算法作为保障信息安全的重要手段因此被广泛研究,其中以SHA-256算法为代表的哈希安全算法凭借单向不可逆性、哈希值分布均匀性、对消息的抗碰撞性等特点被广泛运用到信息加密领域。然而硬件实现该算法存在大量连续数据加密时功耗较大的问题,由此带来成本、性能及安全等问题,因此进行高效能SHA-256硬件研究极其重要。论文首先以电路性能为首要指标进行优化,通过分析基本算法,对数据迭代电路关键路径采取两级流水线切分,构造中间变量进行预计算,对数据扩展电路进行延时平衡处理,避免成为新的关键路径;在此基础上根据算法特点分别构造专用多输入加法器,并对部分加法器进行固化处理,大幅度缩短关键路径延时中占比较大的加法器延时;而后在保证性能的前提下以电路功耗为首要指标继续进行优化,通过全定制动态触发器和缓存器,有效降低电路的寄存器功耗;针对数据扩展电路连续进行数据存储,带来冗余功耗的现象,提出REGFILE存储电路代替传统移位寄存器链电路,实现数据固定周期存取,降低寄存器冗余跳变带来的相关功耗,最终降低整体电路功耗,实现整体电路能效的提升。本文采用TSMC 7nm工艺完成了全定制单元设计,最终完成整体硬件电路设计。实现在性能提升192%的同时功耗降低48.4%,对应效能提高93.9%,与同类研究相比效能提高明显,经后端布局布线后,通过测试数据,本文设计SHA-256硬件电路最高主频可达到920 MHz,频率为800 MHz时,功耗为22.2 m W,实现电路效能可达36.04 Ghps/W。