论文研究用于同轴电缆接入技术（HINOC）2.0系统中高速低密度奇偶校验码（LDPC）译码器。与HINOC 1.0系统相比,HINOC 2.0作为其升级版,对系统各方面的性能要求都全面提升,主要在三个方面给LDPC译码器的设计带来了挑战。首先,超低的误码平层(1×e^-12),给码字构造带来复杂度,并且对译码器能支持的迭代次数要求更高。其次,超高的吞吐量（1Gbps）,对译码器的电路延迟要求更短,并且对译码器处理大量并行数据的迭代效率要求更高。最后,还需要考虑为满足上述指标,对译码器性能提升的同时,如何避免过量的硬件资源开销。首先,为了满足超低的误码平层的要求,本文首先提出一种基于改进的乒乓RAM的并行译码器架构,采用改进的乒乓RAM缓存高速并入的最大对数似然比（LLR）,在合理的硬件资源开销内,将译码器核处理迭代的时间放宽了四倍,从而提高迭代次数,满足误码平层要求。此外,配合该架构,本文还提出一种自动额外迭代机制,利用了HINOC 2.0系统的传输特性,利用不连续的LLR的传输空隙,动态调整迭代次数,在极短的时间内达到迭代次数最大化,进一步提升误码性能。研究结果显示,与传统的基于乒乓RAM的译码器并行架构相比,所提出的架构节省了一个译码器核的硬件资源（占译码器整体硬件开销的23%）,误码性能也有效地提升。然后,为了实现超高的吞吐量,本文提出了一种基于流水线的高速全并行译码器核结构,充分利用码字的并行度,以流水线的工作方式,实现对行列操作单元复用。并对行列操作单元电路进行优化,缩短电路延迟,从而加快工作频率,提升吞吐量。此外,通过对子矩阵RAM的重排,把在译码过程中,地址的控制变化完全相同的RAM加以合并,有效地减少了硬件绕线复杂度,节省了线网的资源开销。最后,为了降低LDPC译码器在高速工作时的硬件资源的开销,本文提出一种数据换序发送接收译码机制,通过发端对码字的简单的换序机制,解决了传统的乒乓RAM的读写方式在高速并行的应用场景中所遇到的困境,保证了译码器能够在极短的时间（1个时钟周期）内,完成对并行的数据（16个LLR）的储存,在最短的时间内（24个时钟周期）,完成初始化操作,从而有效地节省了储存资源和控制逻辑的硬件开销。本译码器基于FPGA（Stratix V5SGXEABN3F45C3）实现,经HINOC2.0工作组委托北京大学已经进行了第三方的验证,结果显示,本译码器工作频率可达145MHz,吞吐量达到2.1Gbps,误码平层在1×0)^-12以下,满足HINOC 2.0系统对LDPC译码器各方面的高性能要求。