随着CMOS工艺的不断发展,数字电路的性能得到提升,模拟电路的设计却遇到了诸多挑战。由于数字电路在时间域中有着很高的分辨率,渐渐地,研究者们将目光转向时间域信号,高性能时间数字转换器也应运产生。在量子密钥分发(Quantum Key Distribution,QKD)系统中,为了测量四路偏振光相对于同步光到达的时间,需要引入时间数字转换器进行时间同步,时间同步会影响QKD系统的量子误码率(QuantumBitErrorRate,QBER)。因此,设计一个高精度的TDC对降低QKD系统中的QBER来说具有十分重要的意义。本文在SMIC 55nm 1P7M CMOS工艺下设计了一种四通道的多级内插时间数字转换器,它的单通道的动态范围可达10.24μs,时间分辨率为10ps。为了保证时间数字转换器分辨率的稳定性,分别设计了两个延时锁定环,使得粗量化器和细量化器的延时单元的延时不受工艺和温度的影响。为避免延时锁定环发生谐波锁定和错误锁定的情形,采用start信号控制的鉴频鉴相器代替传统的鉴相器。仿真结果表明,延时锁定环在FF工艺角-40℃和SS工艺角85℃下均能完成正确锁定。TDC的量化器主要包含三个部分:9-bit同步计数器、6-bit粗量化器以及6-bit细量化器。为了解决计数器与粗量化器之间的同步问题,本文提出了一个新的数字校准方案,通过延时采样技术对计数器采样结果进行校准。仿真结果表明,该校准方案可以消除由于异步采样导致的计数器结果的错误采样,从而提高TDC的量化精度。粗量化器与细量化器之间的同步电路采用PMOS开关与伪NMOS逻辑的或门实现,可以提高同步电路的速度。仿真结果表明,该TDC的最高采样率可以达到200MHz。TDC的整体版图面积为3.0888mm2。