CEPC是环形正负电子对撞机(Circular Electron-Positron Collider)的简称,它是一个由中国科学院高能物理研究所及其他国内外众多机构合作的粒子对撞机研究项目。JadePix3作为一款应用于CEPC中的顶点探测器芯片,由华中师范大学和中国科学院高能物理研究所合作设计完成,它工作在粒子对撞点的最前端,用于获取粒子对撞后的相关数据信息,并通过电子学读出系统传输到后端进行解析和处理,从而精准测量对撞反应中所产生的次级带电粒子的径迹。为了保证这一过程中数据传输的准确性,同时降低误码率,一个稳定的采样时钟信号必不可少。集成CMOS电荷泵锁相环PLL(Phase Lock Loop)因其具有集成度高、输出时钟频率可调、输出时钟稳定、相位噪声小等特点,成为经典的时钟产生设计方案。本文的研究内容是基于TowerJazz 180nm CMOS工艺设计的一款中心频率为400MHz的集成CMOS电荷泵锁相环PLL芯片,其将作为CEPC顶点探测器芯片JadePix3的数据传输系统中的重要组成部分,为整个系统提供稳定可靠的时钟信号。本项目中主要的研究设计难点及创新点如下:1、对锁相环系统的工作原理进行了详细的分析,建立了 PLL环路系统的线性模型以及环路噪声模型,对环路稳定性和噪声特性进行了分析与计算。2、建立了环路系统的行为级仿真验证。根据锁相环的线性模型,通过MATLAB中的Simulink行为级仿真工具对环路进行建模验证,从行为级和系统层面提供快速有效的PLL环路性能仿真,有效缩减实际电路的环路仿真调试时间,对核心电路的参数设计具有高效的指导意义。3、设计了三级差分环形振荡器,不仅能获得较大的调频范围,面积消耗也相对较小。其中,由对称负载构成的差分延时单元既实现了延时可调,也能将共模噪声转换为差模噪声,优化了噪声性能;此外,由延时单元的半边电路构成的VCO偏置电路可通过反馈主动调节延时单元尾电流管的偏置电压,增大了尾电流源的输出阻抗,使其具有较高的电源噪声抑制能力。经仿真验证,本设计中的VCO输出时钟频率在122MHz～1.147GHz之间时,输出时钟频率曲线具有较好的线性度,对应的控制电压范围为1.3V～0.752V,VCO输出频率增益为-1.871GHz/V。4、采用外部输入配置环路参数,增强芯片在不同工艺角、电源电压、温度(PVT)条件下的适用性。电荷泵的参考电流以2bit电流型DAC实现,由外部输入控制参考电流大小;环路滤波器中的电阻值的大小也能通过外部配置不同输入来改变。通过这种方式调整环路带宽和环路相位裕度,以获得不同工艺角下更加稳定、质量更好的输出时钟信号。目前本项目设计内容已全部完成,全芯片的后仿真结果显示,典型工艺角下环路输出锁定在400MHz时的平均功耗为57.6mW,各工艺角组合下的系统输出时钟眼图jitter基本在5ps以内,输出时钟幅度单端大于400mV,占空比为50%。由周期稳态分析PSS和周期噪声分析Pnoise得到各模块的噪声特性曲线,并由MATLAB拟合出系统输出时钟的总的相位噪声曲线,总的输出相位噪声在1MHz频率偏移处为-100.9dBc/Hz。仿真结果显示各指标基本符合设计需求,此外,本设计已随CEPC项目中JadePix3芯片流片完成,但由于整个项目日程安排,后续将会在此基础上继续进行芯片测试及相关研究工作。