Viterbi算法是用于卷积码译码的一种最大似然译码算法,其复杂性随约束长度的增加而成指数增长,同时它还是估计有限状态过程中的状态序列的一种最优算法。目前,Viterbi译码器的实现方式存在软件实现和硬件实现两种手段:数字信号处理器(DSP)和可编程专用集成电路(ASIC)。随着大规模集成电路工艺水平的提高,Viterbi译码器的硬件实现越来越成为设计的主流。 文中详细阐述了Viterbi算法的原理及应用,对Viterbi译码算法流程、结构和优化方法进行了深入研究,并在此基础上提出了一种动态的路径度量管理方法。分析结果表明,该方法在不影响译码速度的前提下,能够将路径度量的缓存单元大为降低,且在FPGA上实现时简单易行。 本文主要做了以下几方面的工作: 重点讨论了应用Viterbi算法估计HMM(隐马尔可夫模型)状态的问题。 针对Viterbi译码器的硬件实现,在计算过程、存储方式和结构设计等方面提出了具体的优化方法。 在Xilinx ISE5.2i环境下,用硬件描述语言VHDL设计了(2,1,6)码的Viterbi译码器,并用ModelSim仿真通过。