跟踪环路是GPS接收机的核心设计之一,主要由载波相位锁定环(phase-locked loop, PLL).载波频率锁定环(frequency-locked loop, FLL)和C/A码延迟锁定环(delay-locked loop, DLL)组成。尽管GPS接收机应用越来越广,但其跟踪环路在精度、速度和资源占用上仍存在矛盾。如何在减少资源占用的情况下提高跟踪精度和速度,是GPS接收机设计的一个难点问题。为此,本文对跟踪环路进行了改进设计和实现,以期在提高跟踪精度和速度的同时减少资源占用,进而全面提升GPS接收机的整体性能。本文主要贡献有以下四个方面：(1)针对现有CORDIC算法中反正切函数的输入输出范围小的弊端,通过增加象限转换和相位转换功能,改进了CORDIC算法,使得该算法能够直接应用到跟踪环路鉴别器设计中；(2)采用改进的CORDIC算法设计了精度最高的四象限反正切鉴频器、二象限反正切鉴相器和非相干超前减滞后幅值鉴相器。其中,合并实现了四象限反正切鉴频器与二象限反正切鉴相器,使其共用同一个CORDIC模块以节省资源；(3)对跟踪环路滤波器的参数影响进行了分析,通过测试选出了最优的参数,实现了快速跟踪；(4)以Altera公司生产的Cyclone Ⅲ系列FPGA开发板为硬件平台,以Quartus Ⅱ和Modelsim为软件平台,采用Verilog HDL语言对以上设计进行了代码编写,并对跟踪环路核心模块进行了FPGA设计与仿真。结果表明,本文的改进设计提高了跟踪环路精度,加快了稳定跟踪的速度,减少了硬件资源占用。