数字集成电路中芯核水印关键技术研究

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随着深亚微米集成电路系统的快速发展,人们对数字集成系统的需求也在不断提高,希望能在同一块硅片上实现更多的逻辑功能,由此可编程逻辑门陈列(FPGA)已逐渐成为集成电路设计的主流技术。而在FPGA设计的开发过程中,知识产权芯核(IP)的复用问题已成为各大半导体公司缩短设计周期和降低产品风险的关键环节。因此,芯核复用技术中知识产权的保护问题,已成为了众多半导体公司和研究机构共同关注的重点。  本文主要研究数字集成电路中芯核水印技术。针对目前芯核水印技术中存在的水印安全性较弱、资源开销过高、水印可跟踪性较差以及水印自恢复性较差等问题,分别在SOC设计、时序逻辑电路FSM设计以及可测试性设计等领域中提出了五种相应的芯核水印方法,这些方法包括三种对应的芯核水印嵌入算法、一种水印盲检测方案和一种水印自恢复方案。本文的主要内容如下:  1)提出一种基于混沌映射理论的芯核水印算法。针对芯核水印方法在物理抽象级中灵活性较低和资源开销较大的问题,利用FPGA中查找表(LUT)结构可重构的特点,该方案在水印的设计与嵌入过程中分别采用了两种混沌映射的方法,前者采用散列化的混沌序列对水印信息进行混沌置乱加密处理,而后者采用的混沌映射主要是用于产生两个随机序列,并使用这两个随机序列来分别控制水印信息嵌入空闲LUT的位置和比特信息分组的数目。在保证整个芯核水印电路逻辑功能不受影响的前提下,从VirtexXCV600-6bg432平台上的验证结果表明,该方法具有实时性较好、安全性较高以及资源开销较低的优点。  2)提出一种基于有限状态机(FSM)时间冗余属性特征的芯核水印算法。针对目前FSM芯核水印算法中资源开销较大和安全性较差的问题,该算法利用FSM中复杂电路逻辑状态稳定性的特点,采用电路中STG的状态转换关系来寻求电路逻辑功能中的最大延时状态集,并通过特定的硬件逻辑电路来实现电路延时状态集中水印信息的嵌入;倘若非法攻击者对冗余逻辑状态的时延信息进行功耗攻击,版权保护者便可利用时间状态转换关系表来重新构建出新的冗余逻辑状态,从而确保芯核逻辑状态不受功耗攻击的影响。对水印算法进行分析与仿真实验结果表明:该算法能有效嵌入和提取水印信息,算法不仅降低了资源开销,而且还具有较强的抵抗功耗攻击的能力。  3)提出一种基于最小向量相关度模型的多扫描链IP水印算法。针对目前扫描链的芯核电路结构中扫描链向量相关性问题将会对可测试芯核水印技术在资源开销以及水印嵌入的可靠性能方面造成较大的影响,该算法主要采用伪随机测试向量生成器来产生扫描输入测试向量序列,将该序列与待测IP电路共同构成具有不同向量相关度模型的扫描链水印结构,通过在扫描链结构中附加约束条件的方法来设计改变特定寄存器的状态信息,从而实现水印嵌入与提取。算法在不影响电路逻辑功能的条件下,既能有效的嵌入和提取出用户的合法版权信息,又能较好地降低扫描链结构中测试向量相关性过大的问题。这种算法不仅在提高水印嵌入开销方面具有较好的优势,而且在可靠性能方面也达到了较好的效果。  4)提出一种基于零知识证明思想的芯核水印盲检测水印算法。该算法将芯核水印信息有效的融合到零知识证明方案中,弥补了芯核水印交易双方不能在公共场合中进行水印盲检测的缺陷。该算法通过把芯核水印信息中的零知识协议密钥阀值作为某个水印信息安全认证的凭据,并把版权所有者的身份信息以及密钥检测阀值在双方验证的零知识证明协议中公开;然后,采用置乱算法对水印的认证信息进行整体和分组置乱操作,使其能够获得水印公开检测时的安全保障;最后,水印在无需原始载体参与的情况下,能对公开水印信息进行盲检测,有效的提高了交易双方在公开场合进行水印检测的可信度。实验结果表明:相比于其他方法,该方案具有较好的稳定性和安全性。  5)提出一种基于隐秘内容自恢复机制的数字IP水印方案。该方案从水印遭到非法移除攻击受损的角度出发,构造特殊表达式组合的形式来压缩水印的预处理信息,并通过在统计的索引表中插入未用LUT的冗余属性标识符来嵌入自恢复水印信息。实验结果表明:此方案中的芯核水印在水印受到非法攻击的环境下,即使水印信息的受损程度达到40%,它仍能有效的自恢复出较完整的受损水印信息。与已有方案相比:提出的方案不仅较好的抵抗去除攻击的能力,而且在水印嵌入容量以及自恢复性能方面也表现出了较好的优势。  综上所述,本文根据芯核水印技术的应用需求,考虑了实际应用中的不同约束条件,分析了芯核版权保护机制的必要性和可行性,综合运用了密码学和信息隐藏等相关理论知识,在不同应用场景中分别设计出了相应的芯核水印方法。最后,在芯核交易的实际应用环境中,开发出了一套具有大规模集成电路芯核知识产权保护功能的实验原型系统。因此,本文的工作不仅在芯核安全保护理论研究方面做出了进一步拓展,而且为推进集成电路芯核版权保护技术的应用起到了较好的积极作用。
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