集成电路规模的不断增大使得生产测试变得越来越复杂，传统测试方法已经越来越不能满足现代测试的需要。因此可测性设计(DFT)作为集成电路设计中的一环显得更加重要。 通过可测性设计，可以提高测试矢量的故障覆盖率、降低矢量生成难度从而降低测试成本。本课题主要实现了东南大学国家专用集成电路系统工程技术研究中心自主研发的系统芯片-Garfield的可测性设计。 本文首先介绍了Garfield的整体结构，并由此规划芯片的整体测试方案。根据不同功能模块特点，制定不同的测试方案和可测性方法。嵌入式存储器测试采用了内建自测试(BIST)，实现了四种March算法，覆盖了常见的存储器故障类型。随机逻辑单元采用全扫描可测性设计。 在扫描设计中主要考虑如何实现对电路中一系列信号的控制，以得到高可控性和可观察性。同时，因为考虑到测试时序的问题，基于芯片本身特点构建了一种满足时序收敛的扫描链结构。随后在后端处理流程中，基于单元的物理位置信息对扫描链寄存器进行排序，优化了设计。完成随机逻辑单元的设计后，针对单固定故障和I：DDQ故障进行了测试矢量生成，覆盖率分别达到了95.44％和97.12％，随后进行了静态和动态验证保证了矢量的正确性。考虑到时序测试的重要性，本文还介绍了时序测试的原理和应用，并在设计中采用一种快速扫描使能单元，该单元可产生全速使能信号，满足时序要求，该方法在后端物理设计中也易于处理。最后对转换故障以及路径延迟故障进行了矢量生成，覆盖率分别达到91.99％和12.96％，满足大规模生产测试上的要求。