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随着深亚微米工艺的广泛应用,集成电路特征尺寸急剧减小,于此同时,工作电压持续降低,工作频率急剧升高,这一切都使得集成电路对于空间中的中子和封装材料中的α粒子,对电路的轰击异常敏感。显著提高的集成密度和工作频率,也使得电路的功耗不断攀升。因此,对具有容软错误、低功耗等特性的电路设计方案的需求也越来越迫切。本文以有限状态机的容软错误设计和低功耗设计为研究中心,以状态出现的时间概率为切入点,在容错和低功耗方面所做的主要工作如下:(1)在容软错误设计方案方面,以状态机的状态出现时间概率(下文简称为状态概率)为切入点,引入了Markov预测的相关知识,并将有限状态机的状态与Markov链的状态进行了映射,从而能够进一步将状态概率通过Markov链模型计算出来。在计算出有限状态机状态概率的基础上,根据状态概率的不同,依据帕累托法则的原理,选择出高概率状态进行状态备份。此方法,提升了电路对时序逻辑单事件翻转(SEU)的87.6%的防护性能,在降低软错误率的同时,也使得电路面积的额外开销,相对于传统的三模冗余方案,有了明显降低。(2)在低功耗状态机编码方案方面,以状态机的编码方案算法为切入点,并进行了改进。针对传统遗传算法对有限状态机编码收敛速度慢的缺点,提出了结合统计学习思想的分布估计编码算法,并建立了适应度概率模型和学习概率模型。本方案不仅考虑了对功耗的优化,同时也考虑面积的优化和编码的时间优化。经过对MCNC’91电路中13个标准电路的实验,结果表明,与现有的遗传算法相比较,平均减少3%功耗,并且在编码时间上节约了31.6%。(3)在前两种方案的基础上,针对容软错误和低功耗问题,提出一种设计方案。本方案使得设计者能根据具体需求,选择电路工作状态。在容软错误方面,此电路采用状态概率模型,通过加强高概率状态,在概率上降低软错误发生的风险。低功耗方面,在运用低功耗状态编码的基础上,同样以状态机概率为出发点拆分状态机,以达到低功耗的目的。其结果能显著降低电路的功耗开销。