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示波器是调试电路的一个重要工具,其性能的优劣直接影响电路测试数据的准确度。在电路参数的分析过程中,除了示波器的带宽、采样率和存储深度外,一个更重要的指标就是波形捕获率,该指标直接关系到示波器能否捕获到偶发的错误信号,而这个指标也正是数字存储示波器的一个软肋。本系统基于单片FPGA的多处理器结构,让整个系统运行在并行处理上,提高整体的性能。其中,多处理器全部在ALTERA的EP3C40P240C8N中实现,在降低设计复杂度的同时也提高了系统的稳定性。FPGA的可编程性使多处理器的设计可行；首先通过双采样处理器对信号进行乒乓采集,提高采样的效率,降低丢失波形的概率,然后在波形显示部分直接使用专门的显示处理器,包括波形映射处理器和显示控制器。其中波形映射可以等效增加LCD的刷新率,该方法突破了LCD显示的低刷新率。将多个波形叠加起来一起显示,提高了示波器的波形刷新率,增强了捕获偶发信号的能力。核心处理器采用NIOSⅡ处理器,充分发挥了FPGA的性能,使用NIOSⅡ处理器接收操作面板信息并反馈给其他各个处理器单元,负责协调各个协处理器的有序工作。使用NiosⅡ处理器构建了一个SOPC系统,可以将数据处理与计算模块设计成IP核连接到处理器的总线上,统一由核心处理器控制。在需要增加示波器的功能时,可以将相应的IP核连接到处理器上,这样就实现一个可裁剪的多功能示波器。在本系统中使用SD卡对采集的数据进行保存,并将保存的数据送入PC机中进行分析,该IP核是连接在处理器的Avalon总线上的,通过处理器控制SD卡的读写操作。示波器的数字信号处理模块使用DSP Builder构建模型并调用QUARTUSⅡ将其直接转化成高效的数字逻辑电路。DSP Builder不仅可以搭建数字信号处理模型,还可以通过仿真检测模型的准确性。本系统具有高度的灵活性,FPGA内的处理器和存储器都可以进行修改,以适应不同的需求。FPGA的可编程性使得示波器的升级更加容易,可以在FPGA中加入需要的功能模块而不必改变外围电路。