存储墙问题是限制处理器性能提升的关键问题之一,末级缓存(Last Level Cache,LLC)作为片上系统中容量最大的缓存,是影响处理器性能的关键因素。近年来,COMS的摩尔定律不再延续,碳纳米管场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)由于具有速度快、功耗低的特点,成为CMOS技术的理想替代者之一,它特别适合设计耗电的LLC。然而,目前CNFET的制造过程中存在着严重的工艺偏差(process variation,PV),给基于CNFET的LLC带来巨大的性能损失。为了使基于CNFET的LLC最大限度的发挥出它的潜在优势,本文针对基于CNFET的LLC中的工艺偏差问题提出了一整套完整的解决方案。首先,本文利用LLC的延迟的不对称相关性,对于两种典型的LLC布局(CNT生长方向平行于字线和平行于位线),分别提出了可变延迟的Set(VAS)的LLC和可变延迟的Way(VAW)的LLC。对于VAS LLC,进一步提出了静态页面映射策略,以确保将最常用的虚拟页映射到速度快的缓存区域。类似地,对于VAW缓存,提出了延迟感知的LRU替换策略。此替换策略可以将最近最常用的数据块移动到速度快的缓存区域中。实验结果表明,与传统的基于CNFET的LLC设计相比,本文提出的两种优化后的可变延迟的LLC的性能平均提高了39%并且能耗平均降低了10%。其次,本文针对基于CNFET的非一致性缓存(NUCA)也提出了解决PV问题的方案。对于静态的非一致性缓存(S-NUCA),提出了Bank感知的静态非一致性缓存(BA-SNUCA),它使S-NUCA的每个Bank都是一个可变延迟的缓存。实验结果显示与传统的S-NUCA相比,BA-SNUCA的片上系统的IPC平均增加了7.5%,功耗平均降低了6.8%。对于动态的非一致性缓存(D-NCUA),我们提出了延迟感知的迁移策略。它使经常访问的数据朝着延迟小的Bank迁移。实验结果表明,与传统的逐级晋升的迁移策略相比,具有延迟感知的迁移策略的D-NCUA的片上系统的IPC平均提高了5.9%,功耗平均降低了5.3%。