论文部分内容阅读
模数转换器(ADC)作为连接模拟世界和数字世界的桥梁,在现代电子系统中发挥着重要的作用,然而随着技术的发展,数字系统对于模数转换器的要求越来越高,传统的ADC架构已难以满足高速高精度的要求,而时间交织ADC的出现则使得高速高精度ADC的设计难度大大降低。通过多通道并行交替工作,使得采样率成倍的提升,理论上精度与单通道相同。然而通道间存在的失配却使得精度大大降低,尤其是采样时间失配,不仅表现复杂,而且校正也很有难度,成为了研究的热点内容,但是大部分的研究都集中在第一奈奎斯特区,能够全频带适用并且快速收敛的算法研究较少。基于以上不足,本文提出了一种可适用于全频带快速收敛的采样时间失配校正算法,该算法基于方向判定和二分查找,采用数字域和模拟域相结合的方式实现,算法流程主要分为误差检测和误差校正阶段。在误差检测阶段,基于方向判定算法,该算法完全采用数字电路,能够在全频带范围准确判定采样时间失配的方向,为误差校正提供方向信息。在误差校正阶段,基于二分查找算法,该算法采用数字电路,逐步迭代计算出反馈延时链的延迟值,提供给模拟电路通过电容阵列调节各通道采样时钟的延迟,仅仅需要十个校正周期左右就能收敛,达到了全频带快速校正采样时间失配的目的。并且该算法由于大量采用数字电路实现,算法中也仅仅包含加法操作,没有复杂的乘法,调节采样时钟相位的反馈延时链只由数个电容和开关MOS管组成的电容阵列构成,所以实现简单,硬件复杂度低。通过Verilog语言可以方便的对算法进行数字电路设计,并进行了算法的仿真验证,对12位双通道时间交织ADC的模型仿真可得,当采样时间失配为13.35ps,输入信号频率为133.79MHz时,经过校正后,SFDR从45.03dB提高到了87.8dB,有效位从7.19比特提高到了11.81比特;在同样的失配情况下,当输入信号频率为1276.4MHz,校正后SFDR和有效位分别为74.08dB和11.45比特,分别提高了48.66dB和7.52比特。