论文部分内容阅读
随着半导体技术的进步,集成电路集成度提高,尺寸逐渐减小,供电电压降低,功耗减小,芯片处理速度加快。在取得巨大进步的同时却增加了芯片对于由辐射引起的软错误的敏感性。而软错误通常由瞬态故障引起,可分为单粒子翻转(Single Event Upset,SEU)、单粒子瞬态(Single Event Transient,SET)等。Intel公司对其一款芯片进行软错误试验表明:SEU占比89%,SET占比11%。对集成电路而言,可靠性问题越来越需要重视。论文研究数字集成电路的软错误防护,提出了两种抗SEU锁存器。论文首先介绍了集成电路的发展历史、软错误概论和HSPICE仿真工具,其次介绍了一些经典的SEU防护锁存器。当高能粒子轰击时序逻辑电路(如:锁存器、触发器等)内部,导致时序逻辑电路逻辑值发生翻转,称为单粒子翻转(SEU)。1.论文提出了一种改进的基于错误检测的SEU容忍锁存器,由一个改进的标准静态锁存器及一个错误检测电路构成,解决了前人提出锁存器错误检测电路无法防护SEU的问题,通过错误检测电路能够检测出改进后的标准静态锁存器中的SEU,从而控制改进的标准静态锁存器选择正确的路径进行输出,而错误检测电路中发生的SEU则通过C单元构成的反馈回路进行纠正。与三模冗余(TMR)锁存器相比,提出的锁存器功耗降低77.5%,传输延迟降低33.1%。2.论文针对高频电路的容错问题,还提出了一种应用于高频电路的低传输延迟的SEU容忍锁存器,是一个简单的对称结构,有效降低面积开销及传输延迟,通过C单元本身能够防护其反馈回路上节点发生SEU,通过上下的对称结构能够防护C单元的输出端发生SEU。与三模冗余(TMR)锁存器相比,提出锁存器传输延迟降低69.86%,面积开销降低38.89%,与RHBD锁存器相比,传输延迟降低69.92%,功耗降低98.24%,与HPST锁存器相比,传输延迟降低70.84%,面积开销降低21.43%。论文提出的两个锁存器能够有效防护SEU,提高数字集成电路可靠性,并且在功耗、传输延迟及面积开销等方面相比已经存在的SEU防护锁存器同样具备一定的优势。图36表10参52