【摘 要】
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长期以来,测试被认为是整个商用集成电路设计制造过程中最关键的环节之一。随着半导体制造技术的快速发展,电路的规模和复杂度与日俱增,导致测试数据和测试时间爆炸式增长,测试成本迅速增加,集成电路测试研究变得愈发重要。在数字集成电路测试中,故障模拟（Fault Simulation）技术是指针对故障模型的模拟。故障模拟对于测试向量生成、故障诊断和可靠性评估至关重要,研究如何对逻辑电路的故障模拟进行加速对集
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长期以来,测试被认为是整个商用集成电路设计制造过程中最关键的环节之一。随着半导体制造技术的快速发展,电路的规模和复杂度与日俱增,导致测试数据和测试时间爆炸式增长,测试成本迅速增加,集成电路测试研究变得愈发重要。在数字集成电路测试中,故障模拟（Fault Simulation）技术是指针对故障模型的模拟。故障模拟对于测试向量生成、故障诊断和可靠性评估至关重要,研究如何对逻辑电路的故障模拟进行加速对集成电路测试意义重大。关于逻辑电路故障模拟的研究传统上是侧重于单线程算法的优化,而在多核体系架构下的并行故障模拟研究相对较少。已有文献一般是基于数据并行,即同时对多个故障并行模拟,需要大量内存,而本文主要是基于任务并行,避免了内存开销过大问题。本文基于故障模拟中的并行向量单固定型故障传播（PPSFP）算法,将其从传统处理器体系架构映射到多核CPU体系架构,旨在实现逻辑电路故障模拟加速。论文主要贡献和成果归纳如下:（1）基于任务并行性,改进逻辑电路故障仿真算法,实现了对单个故障的并行模拟。（2）对现有数据结构进行改进,以便于更好地贴合多核体系架构。选用OpenCL作为多核编程平台,OpenCL是支持多种硬件设备的异质架构平台,具有很好的移植性。本文以学术界公认的基准电路作为实验对象,实现了基于多核CPU体系架构达到加速故障模拟的目的。
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