随着过去数十年集成电路制造工艺的飞速发展,基于集成电路的数字信号处理系统变得越来越强大且小型化,其广泛部署于5G通信、物联网、工业控制等领域,而这些领域都需要与现实世界的模拟信号进行交互,因此用于将模拟输入转换为离散数字信号的模数转换器（Analog to Digital Converter,ADC）成为了这些系统的必须配置。在信息技术快速发展的当下,这类系统向着越来越高的带宽发展以适应日渐增大的数据流传输要求,这其中高速高能效的模数转换器是高速通信系统的必备模组。逐次逼近寄存器型（SAR）ADC是受益于集成电路工艺发展最大的一类ADC架构,其大部分关键模块数字化的特性使得在中高精度（8～10bit）其可以达到数百MHz至GHz量级的采样率。对于一般的SAR ADC,其N位的精度需要N个量化周期,这是限制SAR ADC采样速率的关键因素。本文针对该特性,采用了SAR ADC与Flash ADC混合设计的架构,通过在SAR ADC量化过程中内嵌Flash方法所需的多个阈值,实现了一款9位2比特每周期的SAR ADC,并通过采样信号的CDAC（Capacitive DAC）与产生阈值的CDAC进行区分设计,相对于传统多比特每周期SAR ADC一定程度上减小了采样输入的容性负载,降低了CDAC的翻转开销。本设计采用28nm工艺进行仿真验证,前仿结果显示,在0.9V工作电压下,工作在900MS/s的ADC可以在奈奎斯特输入频率附近实现51.9d B的SNDR、63.9B的SFDR,有效位数8.33bit,电路总功耗为1.52m W。