随着大规模集成电路的发展，器件尺寸不断缩小，使得器件密度不断增加，而电路功能的集成又使得电路日趋复杂。在这一背景下，可靠性问题也日益突出。可靠性问题涵盖的领域十分广泛，其中最基本也是最重要的方面就是晶体管的可靠性问题，晶体管的可靠性问题又与栅氧化层的质量密切相关。目前晶体管的许多退化机制都涉及到栅氧化层体陷阱或是栅氧化层界面陷阱的行为，因此需要对与栅氧化层陷阱进行测量和研究。同时，由于可靠性测试的时间和成本等条件的制约，需要人们设计出准确而又高效的测试手段。另外，在现有的新型器件结构中，隧穿场效应晶体管(TFET)因其理想的亚阈特性，发展前景良好。虽然还没有广泛采用，研究重点集中在器件性能提升和工艺制备方面，但在其未来发展的过程中，可靠性问题将会越来越显著，因此需要尽早开展TFET可靠性的相关研究。　　本文首先介绍了常用的可靠性测试及表征方法，并分析比较了各种方法的优缺点。以DCIV测试方法为基础，设计了一个新型的可靠性测试结构，通过模拟的方法，证明了它能够同时反映两种界面的陷阱情况，并以峰值形式表现界面陷阱，易于观察，拥有比传统电流电压特性测试更好的灵敏度。分析研究了测试结构设计参数以及测试条件参数这两类参数对模拟结果的影响，并针对新结构中的体陷阱作了模拟分析，得到了表征其密度和位置的两种方法。在SMIC180nm工艺下流片后，通过实验的方法，研究了该结构测试条件的选择，以及其在不同应力下的退化情况，证明了模拟得到的结论。　　本文还利用模拟的方法对TFET的可靠性问题进行了初步探索，模拟研究了TFET中两种陷阱对其特性的影响，得到界面陷阱使TFET亚阈摆幅发生退化，氧化层陷阱使TFET的Ⅳ特性发生平移的结论。并模拟了不同位置的氧化层陷阱和界面陷阱对TFET特性的影响，研究结果显示，离源端越近，陷阱的影响越显著。最后通过模拟不同体硅厚度下两类陷阱的影响，发现体厚度在减薄过程中，陷阱的影响将愈加显著。