研究表明，数字集成电路(IC: Integrated Circuit)测试模式下的功耗可能达到正常功能模式下功耗的两倍以上。因此，如何有效降低数字IC的测试功耗已经成为近年来学术界与工业界普遍关注的问题。数字IC基于扫描测试方案中移位阶段的功耗决定了测试模式下的平均功耗，过高的移位功耗将影响产品的使用寿命与封装成本；而捕获阶段的功耗通常为测试模式下的峰值功耗，过高的瞬时捕获功耗将带来相关的噪声问题，从而造成测试误判、降低芯片成品率。本文针对以上问题，研究了如何利用扫描链调整和测试向量不关心位(X位)填充这两种方法有效降低移位与捕获功耗；另外，本文还研究了如何在测试压缩时降低测试功耗，以及如何在复用片上网络进行测试访问的环境中，设计能够提高片上带宽利用率的低功耗测试访问机制。本文在上述研究工作中取得了以下创新性研究成果：　　 Ⅰ提出了降低移位功耗的扫描链调整方法。　　 移位功耗主要是由测试向量移入与移出扫描链产生的翻转造成的，本文提出的两种扫描链调整方法可以通过减少相邻扫描单元中测试向量差异降低这一翻转数，从而降低移位功耗：第一种方法首先根据测试激励信息利用图论中的着色算法对扫描单元进行分组，然后根据分组间的翻转加权关系图，确定分组连接顺序，并在分组之间插入非门，以降低移入阶段测试功耗；第二种方法提出了两种量度(扩展加权翻转量度与扩展加权翻转量度距离)以衡鼍扫描单元之间的翻转与距离关系，并以它们为指导进行扫描链调整，从而能够以较低的扫描连线代价，实现同时降低移入与移出阶段功耗的目的。在ISCAS89电路上的实验结果表明，第一种方法平均能够降低62.7％的移入功耗，优于已有的降低移入功耗的扫描链调整方法；而第二种方法能够以较短的扫描连线实现约70％的总移位(包括移入与移出)功耗降低率，并能实现在任意给定扫描连线长度约束下进行移位功耗优化的目的。　　 Ⅱ提出了协同优化捕获与移位功耗的测试向量X位填充方法。　　 测试集中X位的数目是有限的，而已有的X位填充方法通常只能优化捕获或者移位一个模式下的测试功耗。针对这一问题，本文利用提出的影响因子量化评估X位对捕获功耗与移位功耗的不同影响，并以将捕获功耗降至安全阈值内并尽量降低移位功耗为目标，设计了能够协同优化捕获与移位功耗的x位填充算法。在ISCAS89和ITC99电路上的实验结果表明，该方法与已有的能够同时降低捕获与移位功耗的X位填充方法相比，能够进一步降低21.2％的峰值捕获功耗与27.8％的平均移位功耗，并且能够将绝大部分测试向量的捕获功耗控制在安全阈值以内。　　 Ⅲ提出了协同优化测试数据量与测试功耗的低功耗测试压缩方案。　　 由于测试向量X位既可被用来降低测试功耗，同时又可被用于提高测试压缩率，而两者的优化手段又各不相同，为了同时满足两方面的要求，本文在目前主流的选择编码测试压缩方案基础上，分析了X位对测试压缩率与捕获功耗的影响，并以将捕获功耗控制到安伞阈值以内为目标，按测试压缩率损失由低到高的次序逐步填充X位。在ISCAS89和ITC99电路上的实验结果表明，该方法能够以仅损失1.9％测试压缩率的代价，将测试向量的捕获功耗平均降低5.9％使之处于安全阈值以内。　　 Ⅳ提出了提高片上网络带宽利用率的低功耗测试访问机制。　　 在复用片上网络进行测试访问时，已有的测试访问机制通常无法有效利用片上带宽，或者会带来较高的功耗开销。本文提出了复用片上网络进行测试访问的测试外壳设计方案，此测试外壳结构配合本文提出的交错式测试调度算法以及测试共享技术，能够以较低的功耗代价实现提高片上网络带宽利用率的目的。在ITC02电路和模拟片上多核处理器上的实验结果证明，在严格的测试功耗约束下，该方法比已有方法能够更好地利用片上网络带宽进行测试数据传输、降低测试数据量，从而缩短测试时间、降低测试成本。