当集成电路制造技术发展到亚65 nm水平时,芯片的速度和集成度将会显著提高,导致功率密度显著增大。与此同时,为了延长手持设备中电池的使用时间、降低芯片的封装及散热成本,则希望尽可能降低芯片的功耗。因此,亚65 nm工艺电路的功耗就成为在芯片设计时需特别考虑的因素。多米诺电路是高性能处理器中主流的动态逻辑电路,其低功耗设计对降低整个CPU的功耗意义重大,因此,如何设计低功耗高性能多米诺电路就成为当前集成电路技术研究的热点之一。论文首先阐述了低功耗电路设计的背景知识,包括CMOS集成电路的功耗组成以及常用的低功耗设计方法等,分析了多米诺电路的工作原理和特性,并指出设计亚65 nm工艺的多米诺电路,应将降低动态功耗的重心转移到漏电流功耗上,尤其是栅极漏电流功耗上。其次,在权衡考虑动态功耗、亚阈值漏电流、栅极漏电流和速度等多个重要指标后,设计了两种新型的多米诺或门结构。HSPICE仿真结果表明,提出的两种结构实现了低功耗高性能的目标,解决了亚65nm工艺下多米诺或门存在的漏电流过大,易受干扰的问题。再次,研究了双阈值footed多米诺电路的漏电流特性,从而得到了典型休眠温度下不同电路的最佳休眠状态。最后,考虑了阂值电压、栅氧化层厚度和沟道掺杂浓度等重要参数的随机浮动,就亚65nm双阈值footed多米诺电路的漏电流特性进行了蒙特卡罗模拟,从而得到了抗工艺参数浮动和低阈值漏电流最佳的休眠状态。