片上系统(System on Chip,SoC)是当今集成电路设计的一大主流。基于IP核设计的SoC加快了产品上市时间,但是IP核集成化的SoC测试成为了SoC设计及生产过程中的一大挑战。文章针对 SoC的测试时间及测试功耗多目标联合优化问题展开研究。　　文章在研究了IEEE1500标准的基础上,重点对IP核的Wrapper结构进行了研究。在此基础上,研究配置有Wrapper结构的IP核的测试时间及测试功耗,包括以减少IP核测试时间为目的的Wrapper扫描链均衡化,以及建立IP核的测试功耗研究模型。SoC的测试时间与测试功耗是两个相互制约的目标,为了完成对 SoC测试时间与测试功耗的多目标联合优化,文章建立了SoC中IP核测试分组优化模型,并且在深入研究多目标进化算法中非支配排序遗传算法(Non-dominated Sorting Genetic Algorithm II, NSGA-II)的基础上,将其应用于优化模型的求解。　　为了实现对优化模型及优化结果的支持,文章设计了基于IP核的SoC测试控制结构。包括IP核的Wrapper控制模块,IP核的三种测试控制开关,开关控制寄存器,测试数据总线复用结构以及芯片级测试控制模块。　　最后文章采用ITC’02标准电路中的h953和p93791进行NSGA-II算法和联合优化模型的验证,另外设计了一个简单的被测电路进行测试控制结构的验证。结果表明,算法能够获得模型的无偏最优解,并且文章设计的测试控制结构能够实现算法的优化结果,体现了模型及测试控制结构的有效性和实用性。