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超高速集成电路硬件描述语言(Very-High-Speed Integrated Circuit Hardware Description Language,VHDL)是一种用于电路设计的高级计算机语言,其设计的灵活性以及强大的硬件描述能力,使得VHDL语言在电子工程领域应用非常广泛。然而,随着数字电路设计中需求的不断变化以及大规模数字电路系统硬件复杂度的提高,硬件系统设计的正确性和高效性变得日趋重要。现有的工具采用一些软件、硬件或是二者组合的仿真方法对硬件系统模型进行某种程度的分析和预估,但仿真工具普遍使用过程复杂、价格昂贵,具有较大的局限性。因此,如何通过有效的手段实现硬件系统设计的正确性验证成为硬件设计的一个研究难点。在形式化验证方面,时序逻辑作为一种强有力的理论工具,在软硬件系统设计领域的应用越来越普遍。以时序逻辑为理论基础开发的一系列工具,能够对硬件系统模型进行实时仿真和性质验证,从而检测出系统模型中存在的错误并进行完善。建模,仿真和验证语言(Modeling,Simulation and Verification Language,MSVL)是一种用于建模、仿真、验证程序的区间时序逻辑设计语言。本文通过将VHDL语言转换为同等语义的MSVL语言,并对转换后的MSVL语言进行仿真、建模和验证,从而检测VHDL语言描述的硬件系统模型是否满足预期的性质,提高VHDL系统设计的可靠性。本文的主要研究内容包括如下几点:1、为了实现两种语言的转换,本文对两种语言的语言特性进行了研究,并针对其词法和语法规则进行了词法分析器和语法分析器的设计与实现。其中,词法分析器借助词法生成器Lex实现,语法分析器借助语法生成器Bison实现。2、VHDL语言到MSVL语言转换规则的设计与实现。转换器首先对待验证的VHDL代码进行词法分析和语法分析得到其对应的语法树,之后使用转换规则进行处理以得到等价的MSVL程序。由于两种语言的内部机制存在较大差异,转换规则设计的有效性至关重要。本文研究了VHDL到MSVL转换过程中的若干关键问题:变量管理的处理、函数名重名问题处理、元件间的嵌套调用处理、库程序包文件的解析以及接口映射问题的处理等,并针对每一个关键问题给出了具体的解决方法。3、为了验证转换工作的正确性以及关键问题的良好解决,本文基于MSVL编译器实现了实时仿真系统。该系统对转换后的MSVL程序进行实时仿真,并对实时仿真的结果加以分析并进一步验证。大量测试用例的正确运行证明,VHDL到MSVL转换过程中的若干关键问题得到了解决,转换系统得到了更好的完善,具有较高的可行性和可靠性。