近几年,半导体工艺和集成电路系统设计发展日新月异,系统级芯片正-步步成为超大集成电路的主流。SOC通常要集成多个已设计完成的IP核的复合模块,完成越来越复杂的逻辑功能,缩短系统芯片的设计周期,但是随之而来的是使芯片的测试工作带来了前所未有的复杂度。当IP核嵌入到SOC中其各个引脚无法全部都引到SOC的外部,这样原本可测的IP核即变得不可测了。SOC测试的一个关键问题就是如何利用外引脚来测试各个IP核的原有端口,随着SOC功能的不断扩张,IP核的测试复用既是SOC芯片相关的测试结构设计的核心,SOC测试功耗问题则开始成为开发者需要考虑的重点问题。如何能将低功耗技术和测试结构结合将是未来SOC设计发展需解决的重点问题。本文从测试结构入手,以ITC02测试基准电路作为测试对象,搭建SOC的测试模型,该模型包括测试壳、测试访问机制以及测试壳的测试控制器；为了实现测试控制器的SOC低功耗优化设计,本文首先从优化硬件结构入手,利用测试扫描链变换和电路划分的理论来降低平均功耗和峰值功耗来优化功耗；测试控制器是测试过程中的总调度,通过优化测试控制器来进一步降低系统测试功耗,并在测试的过程中利用创新的奇偶对分升降序排列算法来对测试向量的排列顺序进行重新排列,来减少所有相邻测试向量的结点跳变以最终减少总跳变数达到系统低功耗测试。本测试方案在Altera公司的QuartusII9.0软件上,利用verilog数字描述语言描述并建立标准测试壳结构和测试体系,将优化前的测试方案和优化后的测试方案进行功耗比对,结果表明几种测试优化方案都可以减少测试过程中产生的功耗。