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集成电路（IC）被生产出来以后要进行测试。IC测试贯穿在IC设计、制造、封装及应用的全过程,被认为是IC产业的4个分支（设计、制造、封装与测试）中一个极为重要的组成部分,它已经成为IC产业发展中的一个瓶颈。有人预计,到2012年,可能会有多达48%的好芯片不能通过测试,IC测试所需的费用将在IC设计、制造、封装和测试的总费用中占80%～90%的比例。 工业界常采用电压测试和稳态电流(IDDQ)测试来测试数字CMOS IC。电压测试包括逻辑测试和时延测试两方面的测试内容,前者验证IC的功能是否正确,后者验证IC的时间特性是否正确。电压测试方法可以检测出大量的物理缺陷,而且比较简单,速度较快。但是,由于电压测试所使用的故障模型存在局限性,而且测试常常不能全速进行,因此一般来说,电压测试只善于验证电路的功能。与电压测试相比,(IDDQ)测试更善于检测由于生产过程中的细微偏差而导致的一些“小”缺陷,它的最大优点是能大幅度地降低测试数字CMOS IC的费用,提高它们的可靠性。但是,(IDDQ)测试除不能检测那些不导致(IDDQ)增加的缺陷或故障（如串扰故障）之外,还受到深亚微米技术的挑战。 瞬态电流(IDDT)测试是一种从供电回路,通过观察被测电路所吸取的瞬间动态电流来检测故障的一种方法,被认为可以检测出一些经电压测试和(IDDQ)测试所不能检测的故障。这种方法作为传统的电压测试和(IDDQ)测试方法的一个补充,正逐渐受到研究领域和工业界的关注。 (IDDT)测试研究虽然进行了近10年的时间,但目前仍处在初级阶段,所面临的问题很多,离实际应用还有相当一段距离。本研究采用基于积分的平均电流分析法来研究(IDDT)测试,进行了一些有益的探索性工作。我们定义了单周期(IDDT)平均值的概念,通过SPICE模拟,分析了(IDDT)平均值与输入信号变化斜率之间、与负载之间的定量关系,提出了上跳变计数模型,并给出了一个计算,(IDDT)平均值的公式;对(IDDT)测试在逻辑级进行测试生成的可行性做了初步研究,发现(IDDT)测试可以检测开路故障、时延故障,以及冗余故障,约有25%的开路故障是(IDDT)可测的;仔细分析了电路中产生冒险的原因,提出了一个基于贝叶斯优化算法的“健壮性”很强的(IDDT)测试生成算法,使得逻辑门的实际时间延滞即使在其标称值的±50%范围内任意变化时,所生成的测试向量仍然有效,使(IDDT)测试向实用化推进了一大步;设计了一个启发式(IDDT)测试生成算法,大大缩短了测试生成所需的时间,但故障覆盖率有一定程度的下降,有待进一步完善;作为(IDDT)平均值计算公式的应用,我们估计了数字CMOS IC的峰值功耗,与模拟结果相比,误差小于±15%。 本文所做工作得到了国家自然科学基金项目（编号:60173042）的支持。