随着集成电路工艺复杂度和设计复杂度的提高，集成电路的测试变得越来越困难，可测性设计是解决芯片测试问题的主要手段。在深亚微米工艺下，物理设计环节中时钟树均衡面临更大困难，而物理验证更是保证流片满足设计功能要求的必要手段。因此，可测性设计和物理设计在集成电路设计流程中具有重要意义。　　 本研究在在标记ASIC芯片的存储器模块可测性设计中，采用March C+型算法进行Mbist的插入，通过存储器分组测试和引脚复用方法，减少IO引脚数量，降低封装成本。在扫描链插入过程中，对异步复位同步器和控制寄存器电路进行改造，以提高测试故障覆盖率。最终全芯片的测试覆盖率达到93.27[％]，符合设计要求。在物理设计环节，用时序驱动的布图规划方法，得到满足设计要求的布局布线方案，在此基础上根据Mbist测试电路的分组情况，对布局进行手工调整，按紧贴式放置存储器的布局方法达到缩小面积的目的。进行时钟树综合，减小时钟偏移；优化违反时序的关键路径，使时序满足设计要求。最后，根据中芯国际提供的设计规则文件，用Calibre对最终的版图进行DRC、LVS、ERC检查并修复故障。最终得到的版图，同标记芯片第一版相比，在加入160kbit存储器后，处理时间缩短为原先的1/4，但是面积仅增加了2.04[％]。目前该芯片流片、封装完毕，正在测试阶段。