设计、制备和测试是集成电路产业中不可分割的三个主要环节。随着技术的不断进步和深亚微米工艺的出现，集成电路的特征尺寸不断缩小，规模和工作频率不断提高，设计复杂性也不断增加。这些都对测试提出了更高的要求。为了在测试中提高对芯片内部电路的可控制性和可观测性，需要在电路测试时额外加入一些专门用于测试的电路，以提高电路的可测性。由此产生了集成电路可测试性设计技术(DFT)，近几年来，这一领域的研究越来越受到重视。 本文首先对当今集成电路可测试性设计的发展及所面临的问题进行了详细的讨论，然后通过研究故障模型和各种可测试性设计方法，讨论了可测试性设计的原则和标准。通过对TigerX SOC芯片的可测试性设计研究，完成了SOC芯片的可测试性设计流程，并达到可测试性设计的要求。 论文中讨论了多种可测试性设计技术，并将这些技术应用于TierX SOC数字信号处理芯片的可测试性设计工作中。本文的一个研究重点是如何利用存储器内建自测试和扫描链技术实现SOC可测试性设计中的测试源和测试收集结构；另一个重点是如何采用边界扫描技术实现系统芯片可测试性中的测试访问机制(TAM)和测试包封结构。 本文对纯数字逻辑采用插入扫描链的设计技术，并通过修改电路或插入测试点的方法提高故障覆盖率。本文还研究了数字逻辑和存储器混合的IP核的可测性设计。对存储器测试采用最常用最有效的存储器内建自测试的方法，为了在自动测试向量生成(ATPG)过程中减少由于存储器而产生的阴影逻辑对故障覆盖率的影响，采用了黑盒方法、插入测试逻辑和存储器等效模型的方法并进行比较，最终使故障覆盖率达到97.87％。本文还采用了边界扫描结构实现测试访问机制，并设计了各个IP核的测试调度电路，从而增加对嵌入于系统中的IP核的可控制性和可观测性。 最后是对本课题的研究成果进行总结，并对进一步的研究工作进行展望。