实现社会信息化的关键是各种计算机和通讯机,其基础的部件都是微电子产品,微电子技术的核心是MOS集成电路,它的发展水平标志着整个微电子技术的发展水平。随着MOS器件特征尺寸的不断减小,为了抑制短沟道效应,减小亚阈值斜率,同时也为了增大驱动电流来提高电路工作速度,必须使MOS晶体管的栅氧化层厚度和沟道长度一起按比例缩小,氧化层的不断减薄导致载流子通过栅氧化层到栅极的隧穿几率增加,引起较为明显的栅极隧穿漏电流。因而直接隧穿电流将代替热电子发射电流和Fowler-Nordheim隧穿电流成为影响器件可靠性的重要因素。本文从分析量子力学效应对纳米级MOS器件的影响出发,采用顺序隧穿理论和巴丁传输哈密顿方法,发展了直接隧穿栅极漏电流的计算模型。这种模型是将电子的直接隧穿势结构分解为若干个子系统,认为电荷的隧穿过程就是依次穿越这些子系统传播的过程,子系统之间通过传输哈密顿相联系。只要解出各个子系统的波函数,就可以计算出电荷通过整个势结构的隧穿电流和隧穿时间。由于在所提出的众多纳米存储器模型中,采用纳米量子点阵列作为浮置栅极的硅基纳米存储器被认为是将会首先得到应用的纳米量子功能器件,因此本文发展了用于计算电子和空穴直接隧穿特征时间的计算模型,分别计算了n沟道和p沟道硅基纳米存储器工作过程中的编程时间和保留时间,分析了结构参数对硅基纳米存储器的编程速度和保留时间的影响。结果表明无论n沟道还是p沟道硅基纳米存储器都可以实现快速擦写编程,但存在着保留时间太短和工作窗口太窄的缺点,需要设计新的器件结构来优化纳米存储器的性能。该模型对纳米存储器的结构设计和性能描述有一定的指导意义。应用该模型首先计算了栅氧化层厚度为2.5nm的p+多晶硅/二氧化硅/n型硅衬底MOS结构的直接隧穿漏电流,并和实验结果进行了比较,两者符合得很好。计算数值和实验数据的一致说明了本模型的有效性。接着给出了在不同氧化层厚度和不同栅极偏压下纳米级MOS器件直接隧穿栅电流的计算结果,并分析认为在纳米级MOS器件中,采用SiO₂作为栅极绝缘介质时,1.5 nm厚度是按比例缩小的极限。栅氧化层的进一步减薄会导致器件的静态功耗超出要求,从而使电路无法工作。若要继续缩小器件尺寸,就必须采用高介电常数材料作栅极的绝缘介质。接着将该计算模型应用于计算高介电常数堆叠栅介质MOS器件的栅极漏电流。数值计算了Si₃N₄/SiO₂、Al₂O₃/SiO₂、HfO₂/SiO₂和La₂O₃/SiO₂堆叠栅介质MOS器件的栅极直接隧穿漏电流,依据计算结果讨论这几类器件的栅介质按比例缩小的情形。结果表明,虽然Si₃N₄和Al₂O₃在高温下与Si的热稳定性较好,但由于它们的介电常数不是很大（分别为7和10）,所以Si₃N₄/SiO₂、Al₂O₃/SiO₂堆叠栅介质结构只能适应于未来1²代集成电路技术的需求;HfO₂的介电常数较大（24）,但是它的电子隧穿势垒高度较低（1.13 eV）,因此HfO₂/SiO₂栅介质结构同样也只能适应未来2代左右的技术需求;随着集成电路特征尺寸的进一步缩小,开发具有较大介电常数和较高隧穿势垒的栅介质结构（比如La₂O₃/SiO₂等）将成为该领域的一个重要研究课题。