较低的运行功耗是微处理器最重要的设计需求之一,而降低供电电压作为降低功耗最为有效的方法之一已经被广泛应用,但是随之产生的可靠性问题却越来越凸显。作为占据处理器绝大部分面积又决定着处理器供电电压能否持续降低的高速缓存,它的可靠性问题已经成为处理器低功耗设计的难点和关键点。业界对低电压下Cache的可靠性问题已经进行了深入的探索,本文在此基础上展开研究,主要内容和创新点归纳如下：1.故障建模及基于故障注入的模拟器实现。通过对高速缓存的故障类型及其产生机理进行深入的研究分析,为本文实验故障进行建模。并通过研究分析各类故障注入技术优缺点,同时结合本文实际,设计实现了基于故障注入的CK-CPU模拟器并验证。2.基于混合纠错码的可容错性Cache研究。基于脏数据正确性必须由CPU处理器保证,而干净数据可由片外恢复的数据特征,提出了一种基于混合纠错码的可容错性Cache结构。该结构将Cache分为多比特纠错码保护区域(MECC区域)和单比特纠错码保护区域(SECC区域),通过对替换策略和写命中SECC区的特殊处理,保证脏数据总存储于MECC区域而得到较强保护。基于EEMBC测试基准的实验结果表明,其与该领域最新研究VS-ECC-FIXED相比,降低了23.6%的纠错码存储信息量,性能提高5.9%,对低功耗Cache设计有重要的参考意义。