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储能介质是通过在电场下的极化储存电荷，可用于电能的超快存储和释放（电容）以及调控半导体活性材料中载流子的迁移（门介电）等，广泛应用于电子和能源工业。随着电子、功率器件的不断微型化以及对更高电荷存储密度的渴望，对高能量密度储能介质的需求日益迫切，从而激发了对高储能介质材料体系的研发。开发该材料体系的一个核心问题是如何“同步获得高能量密度和优异介电性能”。对于大多数材料而言，介电常数和介电强度(击穿电压)这两个影响储能介质能量密度的主要因素存在零和博弈关系。为此，本研究针对不同尺度的应用，开发相应高能介质制备方法，通过性能表征对其结构与介电失效机制的构效关系进行系统研究，以在考虑应用的基础上探索介电强化及优化机制的解决方法，并为不同尺度下应用发展的新原理和新方法提供依据。主要研究内容和结论如下：
首先，针对陶瓷储能电容的应用，本研究基于巨介电BaMn3Ti4O14.25（以下简称BMT-134）纳米粉体和火花等离子体烧结（Spark Plasma Sintering,SPS）技术，制备微米级厚度致密的多晶陶瓷介质，并研究其介电和击穿性能。结果显示，通过SPS获得的BMT-134陶瓷的介电性能优于传统烧结法获得的，而且其巨介电常数是由内部势垒层电容（Internal Barrier Layer Capacitance,IBLC）效应和半导体晶粒与绝缘晶界形成的晶界势垒层电容（Grain Boundary Layer Capacitance,GBLC）效应所引起。SPS过程中引入的氧空位缺陷会增强GBLC效应，从而提高介电常数，并在20kHz附近造成损耗峰。而且氧空位带来的缺陷也决定了其漏电流主要源于空间电荷限制电流机理，其击穿类型主要为经时击穿的软击穿。通过对样品进行退火处理有助于去除氧空位的影响，并恢复其本征的半导体陶瓷性质，从而导致了更高的损耗和击穿电压，但漏电流和击穿类型并未改变。因此，通过SPS技术可获得更为致密结构的陶瓷介质，而且氧空位缺陷可有效地提高介电常数并抑制电导率的快速提高，从而抑制了其相应的高损耗。这对开发基于引入变价元素获得巨介电陶瓷材料具有重要的指导意义。
其次，针对薄膜储能电容的应用，本研究开发了基于加热旋涂（Heating Control Spin Coating,HCSC）和朗缪尔-布罗杰特沉积（Langmuir-Blodgett Deposition,LBD）的超薄聚合物介质薄膜制备方法，利用该方法首次在纳米尺度上同步获得高介电常数和高击穿电压的介质，使得在芯片上制造高能量密度植入式电容器成为可能。结果表明，LBD技术可有效填补HCSC过程中带来的纳米级孔隙和增加聚偏氟乙烯（Poly(vinylidene fluoride),PVDF）薄膜中β相的浓度，从而提高薄膜的介电强度和介电常数。经进一步优化，厚度为76nm的薄膜具有更好的综合介电性能，其介电常数高于α相，介电损耗小于0.1，击穿场强高达171MV/m，即能量密度高达2J/cm3，这一结果不但首次获得了低于100纳米高性能的PVDF介质薄膜，同时也获得了优于大部分已报导的PVDF微米级膜的介电性能。另外，该薄膜的击穿类型为经时击穿的软击穿，使其可在其击穿电压附近反复使用。
最后，为了进一步研究尺度效应对介电性能的影响，为未来深入研发二维介质材料打好基础，本研究基于温侧-克喇末-布里渊（Wentzel-Kramers-Brillouin，WKB）近似法并结合ab initio计算讨论了二维Ti1-δO42δ-纳米片组装的超薄（0.7nm-3.5nm）二维介质的直接隧穿电流。结果显示，在MOM结构中，直接隧穿引起的电流密度随二维材料堆叠层数增加呈现指数级减小，Ti1-δO42δ-纳米片每增加一层，隧穿电流密度就减少3-4个数量级。对Ti1-δO42δ-二维纳米片进行电荷局部插层，可将对应层数下的隧穿电流密度降低3个数量级。基于栅极电流密度的工业标准（1V的施加电压下，电流密度不超过1A/cm2）可以推断出Ti1-δO42δ-纳米片存在三层（~2nm）的厚度阈值。该结果可用于理解大部分二维氧化物纳米片层介质薄膜的介电性能，为原子级器件中的介质材料设计和选择提供了基础数据。
首先，针对陶瓷储能电容的应用，本研究基于巨介电BaMn3Ti4O14.25（以下简称BMT-134）纳米粉体和火花等离子体烧结（Spark Plasma Sintering,SPS）技术，制备微米级厚度致密的多晶陶瓷介质，并研究其介电和击穿性能。结果显示，通过SPS获得的BMT-134陶瓷的介电性能优于传统烧结法获得的，而且其巨介电常数是由内部势垒层电容（Internal Barrier Layer Capacitance,IBLC）效应和半导体晶粒与绝缘晶界形成的晶界势垒层电容（Grain Boundary Layer Capacitance,GBLC）效应所引起。SPS过程中引入的氧空位缺陷会增强GBLC效应，从而提高介电常数，并在20kHz附近造成损耗峰。而且氧空位带来的缺陷也决定了其漏电流主要源于空间电荷限制电流机理，其击穿类型主要为经时击穿的软击穿。通过对样品进行退火处理有助于去除氧空位的影响，并恢复其本征的半导体陶瓷性质，从而导致了更高的损耗和击穿电压，但漏电流和击穿类型并未改变。因此，通过SPS技术可获得更为致密结构的陶瓷介质，而且氧空位缺陷可有效地提高介电常数并抑制电导率的快速提高，从而抑制了其相应的高损耗。这对开发基于引入变价元素获得巨介电陶瓷材料具有重要的指导意义。
其次，针对薄膜储能电容的应用，本研究开发了基于加热旋涂（Heating Control Spin Coating,HCSC）和朗缪尔-布罗杰特沉积（Langmuir-Blodgett Deposition,LBD）的超薄聚合物介质薄膜制备方法，利用该方法首次在纳米尺度上同步获得高介电常数和高击穿电压的介质，使得在芯片上制造高能量密度植入式电容器成为可能。结果表明，LBD技术可有效填补HCSC过程中带来的纳米级孔隙和增加聚偏氟乙烯（Poly(vinylidene fluoride),PVDF）薄膜中β相的浓度，从而提高薄膜的介电强度和介电常数。经进一步优化，厚度为76nm的薄膜具有更好的综合介电性能，其介电常数高于α相，介电损耗小于0.1，击穿场强高达171MV/m，即能量密度高达2J/cm3，这一结果不但首次获得了低于100纳米高性能的PVDF介质薄膜，同时也获得了优于大部分已报导的PVDF微米级膜的介电性能。另外，该薄膜的击穿类型为经时击穿的软击穿，使其可在其击穿电压附近反复使用。
最后，为了进一步研究尺度效应对介电性能的影响，为未来深入研发二维介质材料打好基础，本研究基于温侧-克喇末-布里渊（Wentzel-Kramers-Brillouin，WKB）近似法并结合ab initio计算讨论了二维Ti1-δO42δ-纳米片组装的超薄（0.7nm-3.5nm）二维介质的直接隧穿电流。结果显示，在MOM结构中，直接隧穿引起的电流密度随二维材料堆叠层数增加呈现指数级减小，Ti1-δO42δ-纳米片每增加一层，隧穿电流密度就减少3-4个数量级。对Ti1-δO42δ-二维纳米片进行电荷局部插层，可将对应层数下的隧穿电流密度降低3个数量级。基于栅极电流密度的工业标准（1V的施加电压下，电流密度不超过1A/cm2）可以推断出Ti1-δO42δ-纳米片存在三层（~2nm）的厚度阈值。该结果可用于理解大部分二维氧化物纳米片层介质薄膜的介电性能，为原子级器件中的介质材料设计和选择提供了基础数据。