模拟到数字转换器(Analog-To-Digital Converter,ADC)作为沟通物理世界和数字电路的桥梁,在大规模集成电路中发挥着关键的作用。随着无线网络通讯、医疗成像、工业自动控制和消费电子产品发展,诸多应用对ADC量化的精度提出了更高的要求。因此,现阶段高精度ADC的研究是非常有价值的。传统高精度ADC的实现架构通常是流水线(Pipline)或过采样(Oversampling),随着CMOS工艺的发展,逐次逼近寄存器型(Successive Apporoximation Register,SAR)ADC因其电路数字化程度高、结构简单等特性功耗逐渐降低、面积逐渐减小,实现了较高的品质因数(Figure of Merit)。除此之外,流水线延迟和过采样的抽取滤波器延迟使其不适用于需要快速响应的应用,如工业自动控制。因此,高精度SAR ADC逐渐成为学术研究的重点。本文的重点在于高精度低功耗SAR ADC的关键技术研究,设计了一款14位4MS/s SAR ADC。在这款ADC芯片中,研究改进了高精度低功耗动态比较器,采用基于压控振荡器(Voltage-Controlled Oscillator)的时域比较器,改进了异步动态逻辑,用于降低功耗和提高转换速度,提出了一种基于时域信息的亚稳态检测技术,提出了一种后台(Background)电容阵列失配的片上校正技术,用于提高ADC的精度和动态性能。在40nm CMOS工艺下制造,测量结果显示,在1.1V的电源电压下,采样时钟为2MS/s时,峰值SFDR、SNDR为96.0dB和78.6dB,实现了179.0dB的峰值FoM,采样时钟在4MS/s时,峰值SFDR、SNDR为98.0dB和76.6dB,实现了177.7dB的峰值FoM。由于校正算法的优势,包括校正算法在内的芯片面积仅为0.0798平方毫米,功耗仅为157μW。