如今,数字图像在人们生活中的应用越来越广泛,由于原始图像数据量比较大,因此JPEG2000技术越来越被人们所重视。在数字图像压缩领域,虽然JPEG2000早在2000年底就得到确定,但在计算机网络、无线通信等实际应用中,其技术还不能完全得到承认,其功能也有待进一步加强。而且由于标准中采用了离散小波变换和优化截断嵌入式块编码(EBCOT)等大量耗时而且复杂的算法,因此对如何提高编码的速度、满足实时性的应用也提出了新的要求。本文首先研究了JPEG2000标准的第一部分,详细分析了JPEG2000编码系统中的各个编码模块,重点对核心算法离散小波变换、位平面编码和算术编码进行了研究和优化。在实时图像编码系统中,小波变换需要较大的计算量,并需要大量的存储空间,不利于高速和低功耗要求的硬件实现。本文设计了一种基于流水线处理的二维5/3小波变换的硬件处理结构,该结构采用周期性对称扩展处理方法,抑制了信号边缘出现的不连续性,通过在列变换和行变换之间加入缓存器模块,保证了流水线的正常工作,采用多个数据并行输入的调度方式,极大地提高了模块的处理速度。在整个JPEG2000系统中,EBCOT算法最为复杂,其处理时间通常占到整个JPEG2000核心算法的50%以上。因此,EBCOT算法成为JPEG2000压缩系统设计的瓶颈。本文针对位平面编码设计了一种基于三个编码过程并行处理的位平面编码器的VLSI结构,提出了在一个时钟周期内对一个位平面全部数据进行编码的方式,大大提升了编码速度;针对算术编码,提出了一种基于三级流水线的JPEG2000算术编码器结构,降低了编码复杂度,合理地分配了每个模块的工作进程,提高了编码速度。最后使用Verilog硬件描述语言分别对三个部分的硬件实现方案进行RTL级描述,并对其进行仿真和综合,结果表明了硬件设计的正确性。