本文提出一种64位双精度浮点运算单元的设计实现方法，从使用频率最高的浮点加减法运算为切入点，提出一种新颖的双精度浮点加法器结构。该结构使用优化的数据通路划分方法，将浮点运算分成两条数据通路即N-path和R-path，使得N-path避免了舍入处理、R-path避免了对结果符号的处理，从而大大简化了电路结构。 本文从理论的角度分析和制定了加法器的结构和性能，给出了各算法的理论基础和数学证明；并采用逻辑级的概念对其进行了时延分析和流水线结构制定；采用模块化设计的思想对其结构进行了模块划分，对今后的改进和重构奠定了重要基础。 本设计使用Verilog硬件描述语言对其进行了RTL级建模，使用Synopsys的VCS工具进行仿真验证，并用Design Compiler工具进行了逻辑综合，结果表明该设计能达到220Mhz的频率，和同类设计相比，证明应用这些算法有效的提高了加法器的性能。 最后，本文针对浮点乘法运算，分析了浮点乘法器设计中的难点和重点，为今后的研究工作奠定了基础。