【摘 要】
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提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采
【基金项目】
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国家科技重大专项项目(2016ZX03001003-006)
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提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check,CRC12)校验电路的设计,以满足接收端64 B/66 B层以块为单位进行数据处理的要求。仿真与综合结果表明,设计电路的最高工作频率为484 MHz,单通道数据传输数率为32 Gbps,电路面积为15898.6μm2
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