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文章以Verilog硬件描述语言描述的电路为研究对象,给出RTL级集成电路的静态时序深度和动态时序深度概念.从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系,并实现了信息的自动提取,从而为高层次测试生成、设计验证提供了方便.
自动提取RTL级集成电路时序信息
【摘 要】
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文章以Verilog硬件描述语言描述的电路为研究对象,给出RTL级集成电路的静态时序深度和动态时序深度概念.从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系,并
【机 构】
：
中国科学院计算技术研究所北京100080
【出 处】
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微电子学与计算机
【发表日期】
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2003年6期
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