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随着集成电路技术的发展，可测性设计在电路设计中占有越来越重要的地位，内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理，在此基础上以八位行波进位加法器为例，详细介绍了组合电路内建自测试的设计过程。采用自顶向下的设计方法对整个内建自测试电路进行模块划分，用VSDL语言对各个模块进行代码编写并在QuartusⅡ、软件环境下通过了综合仿真，结果表明此设计合理，对电路的测试快速有效。